一种DDR3信号末端的端接结构的制作方法

一种ddr3信号末端的端接结构
技术领域
1.本申请涉及车载设备技术领域，尤其是涉及一种ddr3信号末端的端接结构。


背景技术：

2.ddr3存储器具有推挽式的输出缓冲，而输入接收器是一个差分级，要求一个参考偏压中点vref。因此，ddr3存储器需要一个能够提供电流和吸收电流的输入电压端。当前的多片ddr3互联时采用的是信号末端增加0.75v上拉电阻和一个0.75v的电源，这种方式具有成本高的缺点。


技术实现要素：

3.有鉴于此，本申请提供了一种ddr3信号末端的端接结构，以解决上述技术问题。
4.本申请实施例提供了一种ddr3信号末端的端接结构，包括：一个电阻和一个电容，其中，所述电阻的一端通过多片串联的ddr3与系统级芯片连接，所述电阻的另一端和电容连接；所述电阻的阻值为50欧姆；所述电容的电容值为100uf。
5.进一步的，所述电容接地。
6.进一步的，所述系统级芯片、多个ddr3以及电阻通过地址线连接。
7.进一步的，所述系统级芯片提供1.5v的供电电压，所述电容的电压稳定在0.75v左右。
8.进一步的，所述ddr3的数量为4片。
9.本申请在不影响ddr信号质量的前提下，降低了硬件成本。
附图说明
10.为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
11.图1为本申请实施例提供的ddr3信号末端的端接结构的示意图。
具体实施方式
12.为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
13.因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范
围。
14.首先对本申请实施例的设计思想进行简单介绍。
15.ddr3存储器具有推挽式的输出缓冲，而输入接收器是一个差分级，要求一个参考偏压中点vref。因此，ddr3存储器需要一个能够提供电流和吸收电流的输入电压端。在多片ddr3互联时采用的是信号末端增加0.75v上拉电阻和一个0.75v的电源，这种方式具有成本高的缺点。
16.为解决上述技术问题，本申请实施例提供了一种ddr3信号末端的端接结构，包括：一个50欧姆电阻和一个100uf的电容，该结构在不影响信号质量的前提下，可以节约一个电源的成本。
17.本申请以较低的成本满足ddr3的信号质量要求，具有成本低的优点。
18.在介绍了本申请实施例的应用场景和设计思想之后，下面对本申请实施例提供的技术方案进行说明。
19.如图1所示，本申请实施例提供了一种ddr3信号末端的端接结构，包括：一个电阻和一个电容，其中，所述电阻的一端通过一片或多片串联的ddr3，与系统级芯片(soc)连接，所述电阻的另一端和电容连接；所述电阻的阻值为50欧姆；所述电容的电容值为100uf。所述电容接地。
20.优选的，所述ddr3的数量为4片。
21.所述系统级芯片、多个ddr3以及电阻通过地址线连接。
22.在本实施例中，soc的供电电压为1.5v，由于地址线的电平是不断跳动的，在2个相邻的时钟周期里，既有高电平也有低电平，根据电容的充放电公式可以知道，在电容小于0.75v时，高电平为电容充电的所得电压要远大于低电平时电容放电的电压，因此电容上的电压在高低电平跳动时会不断抬升，直到到达0.75v，基本上会维持在0.75v电压附近，而且在接近0.75v时会变化极慢，这也有利于地址线在电平不确定情况下能够稳定保持0.75v电压，经实际纹波测试大概在十几毫伏左右。
23.尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
24.最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。


技术特征：
1.一种ddr3信号末端的端接结构，其特征在于，包括：一个电阻和一个电容，其中，所述电阻的一端通过多片串联的ddr3与系统级芯片连接，所述电阻的另一端和电容连接；所述电阻的阻值为50欧姆；所述电容的电容值为100uf。2.根据权利要求1所述的ddr3信号末端的端接结构，其特征在于，所述电容接地。3.根据权利要求1所述的ddr3信号末端的端接结构，其特征在于，所述系统级芯片、多个ddr3以及电阻通过地址线连接。4.根据权利要求1所述的ddr3信号末端的端接结构，其特征在于，所述系统级芯片提供1.5v的供电电压，所述电容的电压稳定在0.75v左右。5.根据权利要求1所述的ddr3信号末端的端接结构，其特征在于，所述ddr3的数量为4片。

技术总结
本申请提供了一种DDR3信号末端的端接结构，涉及车载设备技术领域，包括：一个电阻和一个电容，其中，所述电阻的一端通过一片或多片串联的DDR3，与系统级芯片连接，所述电阻的另一端和电容连接；所述电阻的阻值为50欧姆；所述电容的电容值为100uf。本申请在不影响DDR信号质量的前提下，降低了硬件成本。降低了硬件成本。降低了硬件成本。


技术研发人员：董一志 周伟杨 曹戎格
受保护的技术使用者：北斗星通智联科技有限责任公司
技术研发日：2022.04.22
技术公布日：2022/7/22