能同时读程序写数据的程序和数据组合不挥发性存储器的制作方法

专利名称：能同时读程序写数据的程序和数据组合不挥发性存储器的制作方法
技术领域：
本发明涉及不挥发性半导体存储器(例如，EPROM、快擦写存储器、E2PROM)，特别涉及带有寻址和读/写电路且能同时进行读写操作的多个存储器组合体系结构。
背景技术：
在第5,3097,314号美国专利中，Lee描述了一种存储器器件，它被分为带有分开的写启动输入(WEH和WEL)的组。能同时访问两个存储器组，但只能在同一地址。当两个写启动信号有效时，该器件把一个字写至两个存储器组的同一地址处的存储单元。当两个写启动信号无效而一个输出启动信号(OE)有效时，器件从两个组的同一地址处的存储单元读一个字。当只有一个写启动信号有效时，器件将一个字节写至一个组。当两个写启动信号之一有效而输出启动信号也有效时，器件的逻辑电路也允许分开的读写操作。于是，从与写启动信号无效对应的存储器组读一个字节，同时与写启动信号有效对应的另一组写一个字节，也是在同一地址处访问两个组。每个组具有其自己的数据输入/输出线(宽度以字节为单位)。
在第5,513,139号美国专利中，Butler描写了一种存储器，它具有两个地址译码器，一个译码器用于读操作，而一个不同的译码器用于写操作。存储器还具有分开的输入和输出数据总线。两个地址译码器从地址计数器顺序地接收有序的地址，但对地址位译码，从而沿相反的方向扫描存储器单元的行。于是，可以按照升序来顺序地写入存储器的行，而按照降序来读取这些行(或者相反)。此外，地址计数器是二进制计数器，它提供给写译码器的输出要从提供给读译码器的输出移位一位，从而读周期发生的速率为写周期的两倍。存储器的行数是(n+1)的倍数，这里“n”是读出频率与写入频率的比值(例如，2∶1)，以确保在同一时间间隔内不会既读出又写入存储器的行。
在第5,502,683号美国专利中，Marchioro描写了一种双口数据超高速缓冲存储器，它使用两个行译码器，在字线或行的每一侧有一个行译码器。当输入的字线地址指出要访问相应的行(从该行读取或写入该行)时，每个行译码器启动给定的字线。然后由接至读出放大器或写控制电路的位线访问受激活的字线的存储单元。以把每一行划分成四个字的列边界把行组织成具有给定位长度的字。有两个数据口，每个数据口通过数据多路复用器访问四个字列中的不同的一列。为了避免两个行译码器企图驱动同一条字线引起的冲突，在每一行的字之间的边界处放置访问开关。这些访问开关通常是闭合的，从而每条字线是完全连接的。然而，当同一行要被两个行译码器访问时，由控制逻辑(它包括地址比较器)断开访问开关，从而将那一行的字线断开为两个分开的部分。这样，存储器电路允许同时独立访问存储器阵列中的两个不同的字。
在第5,367,494号美国专利中，Shebanow等人描述了带有多个存储器组的存储器，每个组具有它自己的地址锁存器和译码器、它自己的数据输入锁存器和驱动器以及它自己的数据输出锁存器和驱动器。控制信号包括读/写信号、地址选通脉冲、数据入选通脉冲和数据出选通脉冲(将它们送至所有的存储器组和多位地址组)、数据入和数据出组地址信号(首先将它们译码然后只送至一个经选择的存储器组)。这些控制信号按照要求启动一个经选择的存储器组，以锁存地址，锁存数据并驱动输出数据。由此，这种方案允许对不同的存储器组作时间重叠存储器访问。
在第5,361,343美国专利中，Kosonocky等人描述了一种带有两个不挥发存储器阵列的系统。每个阵列具有它自己的地址寄存器、译码器和选通电路，以及它自己的擦除和编程电压开关。阵列通过共用的数据入锁存器、数据输出多路复用器和输入/输出缓冲器而共用输入和输出数据路径。不同的寄存器、开关、多路复用器和启动操作由逻辑加以控制，逻辑包括阵列选择电路，该电路能够对写操作选择一个阵列而对同时的读操作选择另一个阵列。
当设计能够同时进行读写操作的存储器器件时，如果要求寻址的灵活性，则大量的电路要重复。具有最少的控制逻辑和寻址电路的比较简单的器件一般都在它们的同时读/写能力方面受到限制，例如，限于对两个存储器组的同一地址进行访问，或对地址作顺序扫描。那些能够真正同时对两个或多个存储器地址作随机和独立的访问的存储器器件一般至少具有双倍的寻址电路，诸如用于分开的读和写操作或者用于不同的存储器组的两个或更多个行译码器。对于所要求的不同的存储器访问，时常有分开的数据输入和数据输出通道或双倍的数据路径。复杂性的一个原因是由于实际上完成存储器读操作所需的时间比完成存储器写操作所需的时间短。在不挥发性存储器器件中，一次读操作对每个地址只花150至200ns，而一次写操作可以具有约150μs的字节装入周期时间，而写一整页花的时间多达10ms。于是，可以明白，在仅仅写数据的一个字节或一页所花的时间内，可以从许多个存储单元读出。添加的逻辑、寻址(和数据)电路允许当在另一地址处以不同于读操作的数据位组进行写操作时，释放读操作用的地址线(和数据线)。
存在某些应用，它们既需要高密度程序存储器又需要较小的数据存储器，前者用于存储比较固定的程序指令编码，后者用于存储需要时常更新的参量。希望有一种存储器器件，它能在单块芯片中组合两类存储器。为了能实现，需要这种器件在数据存储器内执行写操作时能从程序存储器读取。
本发明的一个目的是提供一种组合的程序和数据不挥发性存储器器件，它具有同时读程序和写数据的能力，其中，共用尽可能多的电路而不牺牲对程序和数据存储器阵列独立的寻址和数据访问。
发明概要通过一种包括两个存储器阵列的不挥发性存储器器件来满足本发明的目的，例如，打算将一个存储器阵列用作比较固定的程序存储器，而打算将另一个存储器阵列用作较频繁地更新的数据存储器。器件还包括单组地址线和单组数据线，两个存储器阵列都用。存储器器件还具有地址译码装置，它包括为两个存储器阵列所共有的共用行译码器，其行地址锁存器至少与数据存储器相关，以便进行写操作时保持经译码的行地址，从而释放共用行译码器，用于对程序存储器进行读操作。虽然两个阵列具有各自分开的列译码器、列选择电路和数据锁存器，但它们不仅合用公共行译码器，还合用公共读出放大器、数据I/O缓冲器和控制逻辑。控制逻辑对输入控制信号起反应，并控制器件的各种元件，以在选出的存储器阵列中执行选出的读或写操作。
附图概述

图1是按照本发明的一种不挥发性存储器器件的方框级的平面示意图。
图2是描述图1的器件的每个存储器阵列的读和写操作(包括在器件的数据存储器写周期期间同时读取程序存储器)的定时图。
实现本发明的最佳方式参见图1，本发明的一种不挥发性存储器器件组合了程序存储器11和数据存储器13。程序存储器11可以是快擦写存储器阵列，这意味着初始用程序指令代码对该阵列编程，并且只是偶尔更新(或者完全不更新)。数据存储器13可以是E2PROM阵列，对该阵列编程，并且较频繁地用数据参数来更新。两个存储器阵列11和13不必具有相同的大小，而在通常的情况下，程序存储器11要比数据存储器13大得多。例如，程序存储器11可以是512K×8的快擦写阵列(即，4兆比特)，为了写入的目的，将它划分成2K个256字节的区段，而数据存储器13可以是32K×8的全性能的E2PROM，它能进行单字节写或16字节页写。也可以具有其他的存储规模和数据宽度。
器件中的两个存储器11和13合用公共地址输入线Ai、数量相当大的地址译码电路。(尤其是公共行译码器15)、公共数据输入/输出线Dj和数量相当大的数据电路，包括共用的读出放大器17和I/O缓冲器电路19。读或输出启动的控制信号OE和写启动的控制信号WE也是合用，但是相应于快擦写和E2PROM存储器阵列11和13有分开的芯片启动信号CEF和CEE。用于器件的控制逻辑21基本上为两个存储器阵列所共用。这样的资源共享程度使得能够构造较小的器件，而且避免电路和信号路径不必要的重复，地址和数据需要的引线脚较少。该器件还能够同时访问两个存储器阵列11和13。尽管共享寻址和数据资源，通过把多个锁存器电路23、24和27(尤其是行地址锁存器24)提供给数据存储器13，从而在对数据存储器13进行写操作期间，释放由程序存储器11使用的共用行译码器15，可以做到同时访问。
首先看器件的特殊的地址电路，由地址缓冲器25、27和29接收地址输入Ai。在用于数据存储器13的列地址位的情形下，地址缓冲器27可以取读透明锁存器的形式，以在数据存储器的一个字节的写周期的持续时间内保持这些地址位。另一方面，在译码后，由列选择电路的一部分行使对于数据存储器列地址的锁存功能。另外两个地址缓冲器25和27也能取锁存电路的形式或者可以是简单的三态缓冲器，它们保持地址信号的时间和地址信号在地址输入线上维持的时间一样长。在任一种情形下，响应于来自控制逻辑21的控制信号C1-C3，启动所有的地址缓冲器。控制逻辑21再根据从器件的输入引线脚接收到的信号CEE、CEF、OE和WE导出其控制信号Ck。无论何时，只要芯片启动CEE或CEF(但不是两者)有效(低)，以及输出启动OE或写启动WE(但不是两者)也有效(低)时，行地址缓冲器25即被信号C1启动。无论何时，只要E2PROM芯片启动信号CEE有效，以及输出启动OE或写启动WE也有效时，用于数据存储器13的列地址缓冲器27即被信号C2启动。无论何时，只要快擦写芯片启动信号CEF有效，以及输出启动OE或写启动WE也有效时，用于程序存储器11的列地址缓冲器29即被信号C3启动。在合适的芯片启动信号CEE或CEF，或者合适的输出启动信号OE或写启动信号WE的下降沿上(看哪个最后出现)，把地址信息输入缓冲器23、27和29。两个芯片启动信号都是低电平，或者输出启动信号和写启动信号都是低电平的条件是无效的，并且不从逻辑21产生控制信号。将地址位中的大部分(例如，相应于512K×8的快擦写存储器阵列11的一个区段和32K×8的E2PROM阵列13的一页的位A4至A14)分派给行地址缓冲器25。将剩下的地址位(例如，E2PROM阵列的位A0至A3，和快擦写阵列的位A0至A3和A15至A18)分派给列地址缓冲器27和29。根据各存储器阵列的大小和结构，其他的行和列地址位的安排也是可能的。
由缓冲器25、27和29将地址信息提供至地址译码电路15、31和33。地址译码通常在两级或多级(包括第一预译码级和接在其后的末译码级)中进行。为简便起见，在图1中，把所有的级都集中归并为相应的单个译码器电路15、31和33。把共用的行译码器15连接至存储器阵列11和13。在程序存储器11的情形下，行译码器15直接与行驱动器32通信，行驱动器32相应于经译码的行地址位而激活选出的字线或行。在数据存储器13的情形下，行译码器15连接至读透明锁存电路24。锁存电路24又连接至行驱动器34，行驱动器34相应于从行译码器接收到的经译码的行地址激活选出的字线。当进行读操作时，锁存器电路24是有效地透明的，从而行译码器15直接与选出的行驱动器通信。但是当进行写操作时，经译码的行地址被锁存入行地址锁存器24，而与行译码器15由通过门隔离，通过门由来自控制逻辑21的控制信号C7控制(当WE=低，并且CEE=低时，出现此信号)。这样做就能空出行译码器15，用于对要从程序存储器11读取的地址进行译码。锁存器24保持经译码的行地址，用于对数据存储器13进行写入，从而选出的字线继续被保持在编程电压Vpp。
把用于数据存储器13的列译码器31连接至列选择电路35。同样，把用于程序存储器11的列译码器33连接至列选择电路37。列选择器35和37是双向多路复用和选通电路，它们控制对各存储器阵列11和13中所选具有八条位线的列的数据通路的接入。选择电路35和37操作受来自控制逻辑21的信号C4和C5的控制。在读操作期间(OE=低，WE=高)，把所选具有与被启动的存储器阵列11或13(CEE或CEF为低)中的列地址相应的位线的选出列连接至读出放大器17。对另一控制信号C6起反应的数据输入/输出缓冲器19把经放大的数据字节输出至数据线Dj。在写操作期间(WE=低，OE=高)，对所选具有被启动的存储器阵列11或13中的位线的列，被启动的列选择电路35或37(CEE或CEF为低)把输入/输出缓冲器19连接至数据锁存器23或39。把从数据线Dj接收到的数据装入选出的数据锁存器23或39，相应于收到后经译码的地址位Aj，可从所述数据锁存器将数据装入存储器的行和列。
控制逻辑21除了响应于输入信号CEE、CEF、OE和WE产生合适的控制信号Ck之外，还控制用于将数据编入存储器单元的高电压Vpp的产生。尤其是本器件可以包括JEDEC标准软件数据保护(W.P.)。在此方案中，对于快擦写存储器的一个区段或者E2PROM的一个字节或一页，为了进行实际编程，在每个编程序列之前必须设置一个三字节的程序命令序列。这个序列可以包括数据位Dj和地址位Aj的特定组合，通常这是一些交替的0和1。
现在参见图2，它是描述本发明的主要操作特征的定时图。对程序存储器(即，图1中的快擦写存储器阵列11)的写操作用三字节的写启动代码开始，以取消软件写保护。用于快擦写存储器的芯片启动信号CEF和写启动信号WE跳动到低电平，与此同时，把三个地址和三个相应的数据组输入器件。通常写保护逻辑也由较小的E2PROM共用，因此忽略地址位A18-A15。虽然还没有对快擦写存储器实际写，但是此序列使得控制逻辑开始允许产生编程电压Vpp，并且启动内部写定时器。把快擦写存储器编程为256字节的区段。在编程之前，当接收到在A14至A4位的区段地址后，擦除整个区段。不需要特殊的擦除命令。在区段中的接在其后未编程的任何字节将是不确定的。对于区段写的持续时间，区段地址A14至A4保持不变，与此同时，区段内的字节地址A18至A15和A3至A0改变。虽然字节地址通常连续改变，但这不是必要的，快擦写区段的字节编程可按任何顺序编程。在图2中，一个区段的字节地址从起始地址ADDR至结束地址+255相继执行。装入存储器的相应数据DATA-IN由在数据线上的BYTE0至BYTE255指出。
通过施加CEF和WE施加低电平脉冲，而CEE和OE为高电平，可以进行字节装入。把地址锁存在CEF或WE的下降沿上(看哪个最晚出现)，与此同时，把数据锁存在CEF或WE的最早的上升沿上。一旦把一个字节装入快擦写存储器阵列的数据锁存器，就在内部编程的时间间隔中，把它们编入存储器单元。虽然实际装人可能花费较少的时间，字节写周期时间通常约为150μs。在第一个数据字节被编程后，后继的字节以相同的方式进入。每个要被编程的新字节WE(或CEF)从高电平到低电平的过渡必须在前面的字节WE(或CEF)从低电平到高电平的过渡的150μs之内完成，否则装入期将结束。快擦写存储器的一个区段的总的写周期时间通常约为10ms。在快擦写存储器的写周期期间不允许对E2PROM阵列进行读操作，而快擦写存储器的试读实际上是正在装入的当前字节的轮询操作。换一种做法，修改图1的器件，使得不仅E2PROM13包含译码行地址锁存电路，而且快擦写存储器11也有该电路。这样，如果需要，可在快擦写存储器写操作中读E2PROM。
当快擦写存储器的芯片启动信号CEF和输出启动信号OE跳动到低电平，而CEE和WE保持高电平时，进行快擦写存储器读操作52。如同一个静态RAM那样读取快擦写存储器11。对各个字节而不是对整个区段进行读取。此外，对于读操作，区段看上去是无断层的，因而不需要考虑区段的边界。即，可以接连地读取来自不同区段的字节。当CEF和OE为低电平时，要被输出的数据DATA-OUT(它存储在由地址输入A18至A0确定的快擦写存储器位置处)出现在数据线上。最大的读取时间通常仅为每个字节150至200ns。
对数据存储器13(通常为E2PROM)写要比对程序存储器11写更频繁。图2中的E2PROM的写操作54描述了由本发明的存储器结构提供的能力，即，在E2PROM阵列13的写周期期间同时读快擦写存储器11。用三字节的写启动代码序列使写保护失效，所述写启动代码序列通常与用于快擦写存储器的相同，只是现在CEE跳动到低电平，而CEF保持高电平。对快擦写存储器的读操作可以中断写启动代码序列的装载，如图所示，只要遵循150μs的字节装载周期时间。因为一次读操作通常花费少于200ns的时间完成，所以在代码序列的每个字节之间能从快擦写存储器读取多个字节。一当装载了有效的命令序列，通过CEE和WE跳动到低电平，而开始写周期。再次由CEE或WE的下降沿(看哪个最后出现)锁存地址，而在CEE或WE的上升沿(看哪个最先出现)把数据锁存入图1的锁存器23。
对E2PROM阵列的所有的写操作必须与页写的极限相符。即，虽然从数据的单个字节直至数据的16个字节都可以写在任何地方，但在一个写周期期间，所有这些字节必须存在于同一页上，如由地址位A14至A4所确定的那样。对于信号WE每次从高电平到低电平的过渡，位A14至A4必须相同(图2中的PAGE)。A3至A0数据位用于规定在页内的哪些字节要被写。地址位A18至A15不用于较小的E2PROM，因而可忽略。对于整页写操作，一般连续写字节，如图2所示装载成连续字节的输入数据BYTE0至BYTE15，这些字节以起始地址ADDR开始而以地址ADDR+15结束。然而，如有需要，可以按任何次序装入这些字节，并且可在同一装载周期内改变次序。只有那些被规定用于写入的字节将被擦去，并用保持在数据锁存器中的新数据来写。
允许在整个E2PROM写周期的时间(大到10ms)进行快擦写存储器阵列读56,只要遵循用于E2PROM写的150μs的字节装载周期的时间。如前面那样，当CEF和OE跳动到低电平时发生快擦写存储器读。存储在由地址输入A18至A0确定的快擦写存储器位置(F.ADDR)处的数据(BYTE)将被放大并且输出在数据线上。在可用的时间内，能够进行多次读。在E2PROM写周期期间试读E2PROM阵列(CEE和OE为低电平)将产生对保持在锁存器23中的数据的轮询操作。
正如快擦写存储器读操作52那样进行E2PROM写操作58，只是现在选取E2PROM阵列(CEE=低)。存储在由地址输入A14至A0确定的存储器位置(E2ADDR)处的数据(BYTE)将被放大并且输出在数据线上。在任何写周期期间不能进行E2PROM读。
打算用本发明的器件在一个存储器阵列内存储不常更新的程序信息，而在另一个存储器阵列内存储较频繁地更新的数据参数。器件的结构允许在对数据存储器写期间同时对程序存储器读，同时去除了在寻址和数据硬件方面的许多重复。当保持在数据存储器的数据锁存器中的数据被实际编入存储器单元期间，数据存储器的地址锁存器释放行译码器，用于对程序存储器进行读操作译码。于是，只需要一个行译码器。另一些器件可以具有带有独立的地址锁存器和驱动器的两个存储器阵列，从而可任何一个存储器阵列中进行读操作，同时在另一个存储器阵列中完成写操作。为了对两个存储器阵列读和写，只需要一组数据和地址输入。
权利要求
1．一种不挥发性存储器器件，其特征在于包括第一不挥发性存储器阵列；第二不挥发性存储器阵列；单组地址线，所述地址线的至少一部分是两个所述存储器阵列所共有的；地址译码和选择装置，所述装置连至所述地址线，以从所述地址线接收地址信号，用于访问选出的一个所述存储器阵列中的一个存储单元，所述地址译码和选择装置包括一个共用的行译码器，所述行译码器是所述两个存储器阵列所共有的，用于相应于所述地址信号，在所述选出的存储器阵列中访问字线；地址锁存装置，所述装置与所述第一存储器阵列相关，并与所述地址译码装置通信，用于在对所述第一存储器阵列进行写操作期间保持经译码的地址，由此，所述地址译码和选择装置可以自由地访问另一个存储单元，以同时进行对所述第二存储器阵列的读操作；单组数据线，所述数据线是所述两个存储器阵列共有的；单组读出放大器，所述读出放大器是所述两个存储器阵列共有的，并且可以相应于所述选出的存储器阵列的经寻址的位置，用所述地址译码和选择装置与选出的位线通信，为了对所述选出的存储器阵列进行读操作，所述读出放大器把所述选出的位线连至所述数据线；第一和第二数据锁存装置，用所述地址译码和选择装置，可将所述第一和第二数据锁存装置连至所述一组数据线和所述各个第一和第二存储器阵列的位线，用于在对所述选出的存储器阵列进行写操作时，保持从所述数据线接收到的数据；控制装置，它对输入控制信号起反应，用于选出所述存储器阵列之一，以及对所述选出的存储器阵列选择读或写操作。
2．如权利要求1所述的存储器器件，其特征在于，所述第一存储器阵列是E2PROM阵列。
3．如权利要求1所述的存储器器件，其特征在于，所述第二存储器阵列是快擦写存储器阵列。
4．如权利要求1所述的存储器器件，其特征在于，对于每个所述存储器阵列，所述地址译码和选择装置包括分开的列译码器和分开的列选择电路。
5．如权利要求1所述的存储器器件，其特征在于，在所述第一存储器阵列的读操作期间，所述地址锁存装置对于所述第一存储器阵列是有效透明的，并且将所述保持着的经译码的地址与所述地址译码和选择装置隔离，直至完成对所述第一存储器阵列的写操作。
6．如权利要求1所述的存储器器件，其特征在于，还包括第二地址锁存装置，它与所述第二存储器相关，用于在对所述第二存储器阵列进行写操作期间保持经译码的地址。
7．如权利要求1所述的存储器器件，其特征在于，所述存储器阵列具有不同的大小，所述存储器阵列中较大的一个要求所有的所述地址线，用于访问所述较大的存储器阵列的选出的位置，所述存储器阵列中较小的一个只要求所述地址线的一个子组，用于访问所述较小的存储器阵列的选出的位置。
8．如权利要求1所述的存储器器件，其特征在于，所述输入控制信号包括第一组信号和第二组信号，所述第一组信号选择所述存储器阵列中的一个并且只选一个，所述第二组信号启动读操作和写操作中的一个并且只启动一个。
9．一种不挥发性存储器器件，其特征在于包括第一不挥发性存储器阵列；第二不挥发性存储器阵列；一组地址线，用于从其上接收表示地址位的信号，所述地址位指出所述存储器阵列中的规定位置，所述地址线包括行地址线和列地址线，所述地址线的至少一部分是两个所述存储器阵列所共有的；第一和第二列译码和选择电路，它们都与所述列地址线进行信号通信，以从所述列地址线接收地址位，第一列译码和选择电路相应于在所述第一存储器阵列中的所述地址位，访问选出的位线，第二列译码和选择电路相应于在所述第二存储器阵列中的所述地址位，访问选出的位线；共用的行译码器，它与所述行地址线进行信号通信，以从所述行地址线接收地址位，所述行译码器相应于在从所述第一和第二存储器阵列选出的一个中的所述地址位，访问选出的字线；行地址锁存电路，它与所述第一存储器阵列相关，并且与所述共用的行译码器通信，用于在对所述第一存储器阵列进行写操作期间保持字线选择，由此，所述共用的行译码器可自由访问其他的字线，以在对所述第一存储器阵列进行写操作期间，对所述第二存储器阵列进行同时的读操作；一组数据线，它为所述两个存储器阵列所共有；一组数据锁存器，它用于每个所述存储器阵列，并且与这些阵列的位线相关，所述数据锁存器通过所述各自的第一和第二列译码和选择电路可与所述数据线连接，用于对选出的所述存储器阵列之一进行写操作；一组读出放大器，它为所述两个存储器阵列所共有，所述读出放大器组可通过所述各自的第一和第二列译码和选择电路与选出的所述存储器阵列中的位线通信，用于从那里进行读操作，把所述读出放大器的输出连至所述数据线组；以及控制装置，它对输入控制信号起反应，用于至少控制所述第一和第二列译码和选择电路和所述行地址锁存电路，以在所述选出的存储器阵列中进行选出的读或写操作。
10．如权利要求9所述的器件，其特征在于，所述第一数据存储器阵列是E2PROM阵列。
11．如权利要求10所述的器件，其特征在于，所述E2PROM阵列具有单字节和页方式写两种性能。
12．如权利要求9所述的器件，其特征在于，所述第二存储器阵列是快擦写存储器阵列。
13．如权利要求9所述的器件，其特征在于，所述第二存储器阵列具有比所述第一存储器阵列更大的存储容量，为了访问所述第二存储器阵列，所述第二存储器阵列需要全部地址线，而为了访问所述第一存储器阵列，所述第一存储器阵列需要的地址线少于全部地址线。
14．如权利要求9所述的器件，其特征在于，所述第一和第二列译码和选择电路包括定向选通电路，用于对读操作，把选出的位线连接至所述读出放大器，而对于写操作，相应于选出的位线，把所述数据线连接至数据锁存器。
15．如权利要求9所述的器件，其特征在于，在对所述第一存储器阵列进行的读操作期间，所述行锁存电路对所述共用的行译码器和所述字线是透明的。
16．如权利要求9所述的器件，其特征在于，所述输入信号包括第一组信号和一组译码信号，所述第一组信号选择一个并且只选一个所述存储器阵列，所述一组译码信号对于选出的所述存储器阵列选择一种并且只选一种读或写操作。
全文摘要
一种不挥发性存储器器件,包括两个浮栅型存储器阵列,例如,快擦写存储器(11)和E
文档编号G11C16/10GK1216141SQ98800006
公开日1999年5月5日 申请日期1998年1月22日 优先权日1997年3月31日
发明者史蒂文J·舒曼, 程晖, 曾世佳 申请人:爱特梅尔股份有限公司