专利名称：用来在浮置栅存储器装置中产生隧道电流的调节电压供给电路的制作方法
技术领域：
本发明涉及浮置栅存储器装置，更具体地说，涉及用来以这样一种方式产生要施加到一个控制栅极上的负电压和要施加到一个源极、一个漏极或一个沟道上的正电压从而跨过存储器单元保持一个恒定电场以便感生Fowler-Nordheim隧道的电路。
快闪存储器装置基于浮置栅极存储器单元的阵列，这些浮置栅极存储器单元通过偏置存储器单元编程成感生进入浮置栅极的热电子注入以增大存储器单元的阈值。而且，在多个例子中，通过偏置单元而擦除单元以从浮置栅极感生出电子的Fowler-Nordheim隧道，以便建立一个低阈值状态。一种对于擦除操作感生Fowler-Nordheim隧道的普通方法称作源极侧擦除。根据这种方法，一个负电压施加到要擦除的阵列中的单元的字线上，而一个正电压或地电压施加到源极上。这种偏置在浮置栅极与源极之间建立一个电场以感生Fowler-Nordheim隧道。在栅极接收一个负电压而源极接收一个正电压或地电压的同时，基片接地，并且漏极一般保持浮置。见由Haddad等发明的、发行于1991年12月31日的美国专利No.5,077,691。
为了支持源极侧擦除操作，集成电路包括一个负电压供给泵或在集成电路上的其他负电压源。在最佳系统中，在源极侧的电压尽可能的高，以减小为建立用于隧道的足够电场在栅极上需要的负电压的数值。而且，较高的源极电压将在源极侧感生较大的带对带电流和提高隧道的效率。然而发现，因为根据工业标准电源电位VDD的变化高达10％、及单元上电流负载的变化，所以在源极侧擦除期间施加到快闪单元的源极上的电压在多数情况下不能保持恒定。结果，跨过浮置栅极和源极的电场将改变，并且用于单元的擦除时间可能急剧改变。已经有一些调节负电压产生的偿试。见例如Venkatesh等的“A 55ns 0.35 Micron 5V-Only 16M Flash MemoryWith Deep-Power-Down”ISSCC 96/Session 2/Flash Memory/PaperTP2.7，pp.44-45，1996。然而，希望提供一种对快闪存储器单元的擦除时间的改进控制，同时保持擦除操作的效率。
根据本发明，提供一种用来把一个负电压施加到一个浮置栅极存储器单元的控制栅极上和把一个正电压施加到一个包括源极、漏极或沟道的互补节点上的电路，该电路包括一个正电压源，响应供给电压向单元的源极(在一个最佳实施例中)提供一个正电压；和一个负电压源，响应供给电压向控制栅极提供一个负电压。包括的一个电压调节器联接到负电压源上和正电压源上，以响应正电压把负电压保持在一个电平。正电压和负电压在要擦除的存储器单元的浮置栅极与源极(或其他互补节点)之间建立一个电场。调节器响应正电压保持负电压，从而电场在整个正电压值范围上基本上保持恒定，或者可选择地保持一个基本恒定的擦除速度。
在浮置栅极与源极(或其他互补节点)之间建立的电场能通过一种物理关系模拟。根据本发明一个方面的调节器，包括一个具有模拟物理关系以补偿电场在整个电压值范围上的变化的传递函数的电路。
根据本发明的一个方面，调节器包括一个放大器，该放大器带有一个联接到正电压上的第一输入、一个联接到基准电位上的第二输入、及一个联接到负电压源上的输出。反馈连接在负电压源的输出与第二输入之间，以感生跟踪源极电压变化的负电压源的输出。
在一个最佳方面，调节器包括一个联接到负电压发生器上的电平移动电路，包括例如一个齐纳二极管。一个分压器联接在电平移动电路与一个基准电位之间，并且供给一个指示由负电压发生器供给的负电压的变化的反馈电压。一个n沟道MOS晶体管带有一个联接到供给电压上的漏极、一个联接到正电压上的栅极、及一个源极。一个p沟道MOS晶体管带有一个联接到n沟道MOS晶体管上的源极、一个联接到来自分压器的反馈电压上的栅极、及一个例如经一个电平移动电路联接到负电压发生器上的漏极。
根据本发明的另一个方面，一个箝位电路联接到n沟道MOS晶体管的源极上，以防止n沟道MOS晶体管的源极降到箝位电平以下。
本发明也能特征化为一个包括一个浮置栅极存储器单元阵列；和用来阅读、编程及擦除在阵列中的存储器单元的诸电路的集成电路存储器。根据本发明的该方面，用来擦除在阵列中的存储器单元的电路包括把一个负电压施加到阵列中的字线上和把一个跨过导电路径的正电压施加到阵列中存储器单元的源极(或其他互补节点)上、及在整个源极电压范围上保持跨过阵列中存储器单元的浮置栅极和源极的电场基本恒定的源极。根据本发明一个最佳方面的恒定电场利用以上讨论的电压调节技术保持。
本发明因而提供一种根据把一个正电压施加到源极(或其他互补节点)上和把一个负电压施加到控制栅极上来擦除浮置栅极存储器单元的方法。此外，该方法涉及调节负电压以响应源极的正电压把负电压保持在一个电平处。调节响应源极电压的电平，从而电场在整个源极电压值范围上在单元的浮置栅极与源极之间保持基本恒定。根据本发明另一方面的调节，源极电压和负电压根据一种物理关系建立在要擦除的浮置栅极与源极之间的电场。负电压的调节由一个具有模拟物理关系的传递函数的电路完成。
以这种方式，能提供具有恒定擦除速度的集成电路存储器装置。对于一种恒定擦除速度，能改进用来擦除单元阵列的控制电路。
根据随后附图、详细描述和权利要求书的阅读，能明白本发明的其他方面和优点。
图1是简化图，表明根据本发明借助于响应源极电压的一个负电压调节器的源极侧Fowler-Nordheim隧道擦除操作。
图2是图1的负电压调节器的最佳实施例的电路图。
图3表明根据本发明的调节器的另一种视图。
图4是根据图2的电路模拟、负电压发生器的输出相对于源极电压的曲线。
图5是根据图2的电路模拟、在存储器单元的浮置栅极与源极之间的电场数值对于一个源极电压范围的曲线。
图6表明对于4.4伏特的电源电位实施图2的调节器的集成电路的操作的测量结果。
图7表明对于5伏特的电源电位实施图2的调节器的集成电路的操作的测量结果。
图8表明对于5.6伏特的电源电位实施图2的调节器的集成电路的操作的测量结果。
图9是实施本发明的调节负电压发生器的集成电路存储器的简化图。
参照图1-9提供本发明的详细描述。在图1中，提供根据本发明的一种电路的简化图。如图1中所示，提供一种带有一个在线11上的控制栅极、一个在线12上的漏极、及一在线13上的源极的快闪存储器单元10。浮置栅单元10包括一个浮置栅极14。单元10在该简化例子中联接到一个由对于擦除操作接地的线15表示的基片上。为了感生擦除，一个源极电位经晶体管16施加到线13上。晶体管16的漏极联接到电源电位VDD上。栅极联接到用来在源极13上建立正电压的基准电压上。由于VDD的变化和其他因素，在源极13上的正电压能在整个值的范围上变化。
在源极侧擦除期间，通过脱开联接到漏极上的位线使漏极终端12保留浮置。负电压NVPP施加于线11上。负电压NVPP由带有联接到其上的一个负电压调节器21的供给泵20产生。用于一个实施例的负电压供给泵20在标题为NEGATIVE VOLTAGEGENERATOR FOR FLASH EEPROM(用于快闪电可擦除可编程只读存储器的负电压发生器)、颁布于1996年7月2日的美国专利No.5,532,906中描述。根据本发明，源极电压13联接到负电压调节器21上，如由线22指示的那样。负电压调节器响应源极电压控制负电压发生器20的输出，以便保持一个恒定的擦除速度，或者可选择地在浮置栅极14与源极13之间保持一个恒定电场。
在擦除期间在浮置栅极与源极之间的电场根据一种物理关系能表示如下E-场＝[V(源极)-V(浮置栅极)]/氧化层厚度＝[Vs-(Cd*Vd+Cg*Vg+Cs*Vs+Cb*Vb+Qf)+VFB]/氧化层厚度＝[(1-Cs)*Vs-Cg*Vg-Qf-VFB]/氧化层厚度…(公式1)其中Cd漏极联接比率Vd漏极电压(＝0V)Cg栅极联接比率 Vg栅极电压Cs源极联接比率 Vs源极电压Cb基片联接比率 Vb基片电压(＝0V)Qf在浮置栅极中的电荷 VFB平带电压为了保持一个恒定的擦除速度，该场对于典型浮置栅极单元应该恒定，否则应该控制。因而能定义在栅极电压与源极电压之间的关系。公式2表示该关系。
Vg＝((1-Cs)/Cg)*Vs-(E-场氧化层厚度)/Cg+VFB/Cg…(公式2)在该公式中，忽略在浮置栅极中的电荷的影响。
因而，希望源极电压尽可能地高，以减小由芯片上负电压发生器产生需要的负电压的量。尽管较高的源极电压是不希望的，因为它在源极侧感生较高的带对带电流。通过折衷负电压数值，能优化负电压供给泵的面积和效率。该关系对于沟道擦除、或漏极侧擦除能改进成适当的。
图2是根据本发明的一种最佳负电压调节器21的电路图。负电压调节器联接到线50上的负泵的输出NVPP上。由源极电压源产生的源极电压供给在线51上。一个感生电压移动VSHIFT的电平移动电路从线50联接到建立电压VD的节点52上。电平移动电路包括串联的一个齐纳二极53、一个第一p沟道MOS晶体管54、及一个第二p沟道MOS晶体管55。晶体管54和55使其相应栅极联接到二极管配置中的其相应漏极上。其中实施晶体管54和55的n阱每一个联接到在节点52处的晶体管55的源极上。在该最佳实施例中，晶体管54是一个其中沟道以较小掺杂浓度掺杂以感生较低阈值电压的天然模式装置。晶体管54和55在该例子中都具有30微米宽和1微米长的沟道。
节点52联接到一个包括电阻器56和电阻器57的分压器上。在该例子中，电阻器56具有38千欧的电阻，而电阻器57具有42千欧。电阻器57联接到n沟道晶体管58的源极上。晶体管58的栅极联接到一个基准电压59上。晶体管58的漏极联接到电源电位VDD上。在该示例电路中，基准电压59是约4.2伏特，使在晶体管58的源极处的电压VU是约4.2伏特，小于晶体管58的阈值约0.7伏特，或在该例子中约3.5伏特。因为晶体管58十分大(沟道在该例子中是30微米宽乘0.6微米长)，而通过晶体管58的电流较小(在该例子中为20至60微安)，所以栅极对源极电压阈值能保持相对恒定。
在电阻器56与57之间的节点60处，产生反馈电位VREF。
反馈电位VREF施加到p沟道晶体管61的栅极上。p沟道晶体管61的源极联接到节点62上。节点62联接到n沟道晶体管63的源极上。源极电压51联接到晶体管63的栅极上，而晶体管63的漏极联接到电源电位VDD上。晶体管61的漏极经二极管连接的晶体管64和65联接到线50上的负电压发生器的输出上。晶体管64和65每一个使其栅极联接到其漏极上。他们串联连接，如图中表明的那样。n阱每一个联接到节点62上。类似地，晶体管61的n阱联接到节点62上。
此外，一个箝位晶体管66使其源极联接到节点62上，使其漏极联接到电源电位VDD上及使其栅极联接到线67上的基准电压上，该基准电压在该例子中是4.0伏特。
齐纳二极管53及晶体管54和55构成一个通过靠近或高于节点52上的地电位的电压反映在线50处的负电压数值的电平移动装置。晶体管58在其源极处提供一个恒定电压作为用于电平移动装置的电源。由电阻器56和57实现的分压器用来模拟上述公式2的系数。
因而图2的传递函数能表示如下VD＝VNVPP+VSHIFT…………………………………(公式4)VREF＝(VU-VD)*R2/(R1+R2)+VD…………………(公式5)VSOURCE＝VREF+VGS(trans.63)-VGS(trans.61)…(公式6)R1＝电阻器57的电阻R2＝电阻器56的电阻把公式4和5代入到6中，导致如下VNVPP＝(R1+R2)/R1*VSOURCE-[(R1+R2)/R1*VGS(trans.63)-(R1+R2)/R1*VGS(trans.61)+R2/R1*VU+VSHIFT)]…………………(公式7)对于晶体管61和63栅极对源极电压VGS通过用较大装置(对于该例子中的每一个200微米宽乘1微米长)实现它们而比较恒定。而且，在晶体管58的源极处的电压VU较恒定。因而，借助于在由电阻器56和57实现的分压器中的电阻比率的适当选择，能使公式7十分良好地匹配公式2。因而，当在晶体管的源极处的电压下降时，栅极电压能在数值上增大以进行补偿。这对于最佳系统保持擦除速度基本上恒定。在具体快闪存储器系统上可以实施保持恒定擦除速度的其他关系。
晶体管66提供辅助保护。如果源极电压降低得太大，则晶体管66将防止节点50降到引起装置中电路上的应力的极限以下。
图3提供调节器21的另一种观点。如能在图3中看到的那样，调节器包括一个放大器100，放大器100带有一个联接到线101上的源极电压上的正输入、和一个提供在一个偏移发生器103的输出处的负输入102。至偏移发生器103的输入由跨过电阻器104的基准电压VU、和由经电阻器105和电平移动装置106从线107上的输出提供的反馈而提供，线107联接到负电压发生器的输出上。
当偏移发生器103特征化成晶体管63的阈值电压加上晶体管61的阈值的绝对值时，在图2的电路中实施图3的图。电阻器104和105调节反馈比率。利用电压VU调节输出直流偏移。
也可以采用其他电路设计来模拟在公式2中表达的物理关系、或基于擦除速度或电场数值的其他物理关系。
图4和5表明图2的电路的模拟结果。在图4中，模拟三种情形。迹线200对应于85℃下4.4伏特的电源电位，迹线201对应于25℃下5伏特的电源电位，及迹线202对应于0℃下5.6伏特的电源电位。理想曲线表明在线203处。如能看到的那样，模拟结果十分良好地跟踪理想曲线。在图4中，对于约4伏特下的源极电压值，电路把负电压箝位在一个恒定值处。
图5表明对于以上标识的三种情形的每一种在整个源极电压范围上的电场数值的模拟。因而，迹线210对应于85℃下4.4伏特的电源电位，情形211对应于25℃下5伏特的电源电位，及情形212对应于0℃下5.6伏特的电源电位。
如能参阅图5看到的那样，电场对于高于4伏特的源极电压基本上是恒定的。
图6、7和8表明对于根据图2实施的电路的测量数据。负电压电位沿图6中的迹线600画出，而源极电压电位沿迹线601画出。在图7中，在迹线700上表示负电压，而在迹线701上表示源极电位。在图8中，在迹线800上表示负电压，而在迹线801上表示源极电位。
在图6、7和8中，水平轴以每个刻度10毫秒表示时间。竖直轴表示在源极和负电压发生器的输出处的电位。因而，在图6中，在点605处的线表示对于源极电位的4伏特的偏移。线606表示对于负电压发生器的约-8伏特的偏移。在图7中，线705表示对于源极电位为4.5伏特，而对于负电压表示-8伏特。在图8中，线805对于源极电压表示4.5伏特，而线806对于负电压表示-8伏特。
表1表明对于图6、7和8在各种电源电位处的结果。
注跟踪比率≡ΔVNVPP/ΔVSOURCE在测量数据中反映的非恒定跟踪比率相信是归因于电压移动装置的非恒定移动电压和测试电路中基准电位的不良调节。然而，如即使在这种实施中也能看到的那样，电场能保持基本恒定，并且使用一个响应源极电位变化管理施加到控制栅极上的负电压数值的电路而控制的擦除速度保持基本恒定。
图9是包括一个快闪存储器阵列901的集成电路900的简化图。根据本发明，包括一个响应由一个源极电压发生器903产生的电压而调节的负电压发生器902，以便如上述那样在阵列的擦除期间使用。
因而，集成电路900包括地址输入电路905、数据输入/输出电路906、一个电源电位输入907、及一个接地输入908。一个控制状态机909联接到数据输入/输出电路906和地址输入电路905上，以便管理在先有技术中已知的用于阅读的装置的操作、程序和擦除操作。在电压源910中的数据联接到一个列译码器911上，并且联接到数据输入/输出电路906上，以便施加编程阵列必需的电压。在擦除、编程和读操作期间，源极电压源903把一个用来跨过源极导体连接的电压施加到阵列中的晶体管的源极上。列译码器驱动用来在阵列中访问存储器单元的一组位线912。一个字线译码器913联接到阵列上。字线译码器驱动用来访问阵列中的存储器单元的字线914。
终端907联接到由一个电路外部的电源(未表示)提供的供给电压VDD上。该电源电压典型地规定为约5伏特+/-10％。在另外的系统中，供给电压VDD依据具体实施，可以规定在较低电压下，例如从2.6至约3.2伏特。数据输入(data-in)电压发生器910、源极电压发生器903、及负电压发生器902都响应供给电压VDD，以产生在读、编程和擦除操作期间使用的电位。实施由控制状态机909执行的擦除操作，例如如在标题为FLASH EEPROM WITH BLOCK ERASEFLAGS FOR OVERERASE PROTECTION、颁布于1995年5月9日的美国专利No.5,414,664中描述的那样。
在源极侧擦除期间，从负电压发生器902至要擦除的单元的字线施加一个负电压。同时，从源极电压源903至在阵列中的晶体管的源极施加一个正电压，如由线915指示的那样。负电压发生器902包括一个如上述那样保持恒定擦除速度的电压调节器，并且对于在阵列中的存储器单元支持一个恒定擦除时间。这简化控制状态机909、必须执行以擦除阵列的算法，并且一般提供一种较快、较可靠的擦除算法。
因而本发明提供一种用来根据源极侧擦除操作擦除在浮置栅极存储器装置中的存储器单元的改进技术。根据本发明，提供一种电压调节器，该电压调节器具有模拟在源极与字线电压之间的物理关系、和在浮置栅极与源极之间的电场的传递函数。因而，响应源极电压调节驱动字线的负电压发生器的输出，以便以一种在擦除操作期间保持擦除速度恒定的方式保持这样的电场。这更容易控制擦除算法、和更有效操作集成电路。
为了说明和描述目的已经呈现了本发明最佳实施例的以上描述。不打算是穷举的或把本发明限制到公开的精确形式。显然，多种修改和变更对于熟悉本技术的专业人员是显而易见的。本发明的范围打算由如下权利要求书和其等同文件限定。
权利要求
1.对于一个带有一个控制栅极、一个浮置栅极、一个源极、一个漏极及一个沟道的非易失性存储器单元，一种联接到一个提供用来把一个负电压施加到控制栅极上和把一个正电压施加到一个包括源极、漏极和沟道之一的互补节点上的供给电压的电源上的电路，该电路包括一个正电压源，响应供给电压向互补节点提供一个正电压；一个负电压源，响应供给电压向控制栅极提供一个负电压；及一个电压调节器，联接到负电压源上和正电压源上，以响应正电压把负电压保持在一个电平处。
2.根据权利要求1所述的电路，其中正电压和负电压在浮置栅极与互补节点之间建立一个电场，并且调节器响应正电压保持负电压，从而电场在整个正电压值范围上基本上保持恒定。
3.根据权利要求1所述的电路，其中负电压源包括一个供给泵。
4.根据权利要求1所述的电路，其中正电压和负电压根据一种物理关系在浮置栅极与互补节点之间建立一个电场，并且调节器包括一个具有模拟物理关系以补偿电场在整个正电压值范围上的变化的传递函数的电路。
5.根据权利要求1所述的电路，其中调节器包括一个放大器，该放大器带有一个第一输入、一个第二输入、及一个输出，第一输入联接到正电压上，第二输入联接到一个基准电位上，及输出联接到负电压源上，并且该放大器包括连接在输出与输入之间的反馈。
6.根据权利要求1所述的电路，其中调节器包括一个电平移动电路，联接到负电压发生器上；一个分压器，联接在电平移动电路与一个基准电位之间，并且供给一个反馈电压；一个n沟道MOS晶体管，带有一个联接到供给电压上的漏极、一个联接到正电压上的栅极、及一个源极；一个p沟道MOS晶体管，带有一个联接到n沟道MOS晶体管的源极上的源极、一个联接到反馈电压上的栅极、及一个联接到负电压发生器上的漏极。
7.根据权利要求6所述的电路，包括把p沟道MOS晶体管的漏极联接到负电压发生器上的电平移动电路。
8.根据权利要求6所述的电路，其中电平移动电路包括一个齐纳二极管。
9.根据权利要求6所述的电路，包括一个联接到n沟道MOS晶体管的源极上、以防止n沟道MOS晶体管的源极降到一个箝位电平以下的箝位电路。
10.一种在单个半导体基片上的集成电路存储器装置，包括一个浮置栅极存储器单元阵列，带有相应控制栅极、漏极、和沟道，该阵列带有选择性联接到阵列中的存储器单元的控制栅极上的字线、和选择性联接到阵列中存储器单元的漏极上和联接到阵列中存储器单元的源极上的导电路径；和用来阅读、编程及擦除在阵列中的存储器单元的诸电路；其中用来擦除在阵列中的存储器单元的电路包括把一个负电压施加到阵列中的字线上和把一个互补电压施加到包括阵列中存储器单元的源极、漏极和沟道之一的互补节点上，及跨过阵列中存储器单元的浮置栅极和互补节点在整个互补电压值范围上保持一个基本恒定电场的源极。
11.根据权利要求10所述的集成电路，其中互补电压和负电压根据一种物理关系在浮置栅极与互补节点之间建立一个电场，并且其中跨过阵列中存储器单元的浮置栅极和互补节点在整个互补电压值范围上保持一个基本恒定电场的源极，包括一个具有模拟物理关系以补偿电场在整个互补电压值范围上的变化的传递函数的电路。
12.根据权利要求10所述的集成电路，其中施加负电压的源极包括一个供给泵。
13.根据权利要求12所述的集成电路，其中跨过阵列中存储器单元的浮置栅极和互补节点保持一个基本恒定电场的源极包括一个放大器，该放大器带有一个第一输入、一个第二输入、及一个输出，第一输入联接到互补电压上，第二输入联接到一个基准电位上，及输出联接到供给泵上，并且该放大器包括连接在输出与输入之间的反馈。
14.根据权利要求12所述的集成电路，其中跨过阵列中存储器单元的浮置栅极和源极保持一个基本恒定电场的源极包括一个电平移动电路，联接到供给泵上；一个分压器，联接在电平移动电路与一个基准电位之间，并且供给一个反馈电压；一个n沟道MOS晶体管，带有一个联接到供给电压上的漏极、一个联接到互补电压上的栅极、及一个源极；一个p沟道MOS晶体管，带有一个联接到n沟道MOS晶体管的源极上的源极、一个联接到反馈电压上的栅极、及一个联接到供给泵上的漏极。
15.根据权利要求14所述的集成电路，包括把p沟道MOS晶体管的漏极联接到供给泵上的电平移动电路。
16.根据权利要求14所述的集成电路，其中电平移动电路包括一个齐纳二极管。
17.根据权利要求14所述的集成电路，包括一个联接到n沟道MOS晶体管的源极上、以防止n沟道MOS晶体管的源极降到一个箝位电平以下的箝位电路。
18.一种用来擦除带有一个控制栅极、一个浮置栅极、一个源极、一个漏极及一个沟道的浮置栅极存储器单元的方法，包括把一个负电压施加到控制栅极上；把一个正电压施加到一个包括源极、漏极和沟道之一的互补节点上；及响应正电压调节负电压，以把负电压保持在一个电平处。
19.根据权利要求18所述的方法，其中正电压和负电压在浮置栅极与互补节点之间建立一个电场，并且包括响应正电压调节负电压，从而电场在整个正电压值范围上基本上保持恒定。
20.根据权利要求18所述的方法，其中正电压和负电压根据一种物理关系在浮置栅极与互补节点之间建立一个电场，并且包括用一个具有模拟物理关系以补偿电场在整个正电压值范围上的变化的传递函数的电路调节正电压。
全文摘要
提供一种电路,用来把一个负电压(NVPP)施加到浮置栅极存储器单元(10)上和把一个正电压施加到源极、漏极或沟道上,该电路包括:一个正电压源,向单元的源极(13)提供一个正电压;和一个负电压源,响应供给电压向控制栅极提供一个负电压。包括的一个电压调节器(21),联接到负电压源上和正电压源上,以响应源极电压把负电压保持在一个电平处。调节器响应源极电压保持负电压,从而电场在整个源极电压值范围上基本保持恒定。
文档编号G11C16/02GK1367927SQ98814235
公开日2002年9月4日 申请日期1998年9月3日 优先权日1998年9月3日
发明者余－申·林, 曾－辉·绍, 雷－林·万 申请人:旺宏电子股份有限公司