专利名称：改进快擦写存储单元编程效率的方法
技术领域：
本发明涉及半导体集成电路IC以及其制造方法。工业上已使用或已提出多种内存装置，例如有电可编程只读存储(EPROM)装置。该EPROM装置可读、可写以及可抹除，也就是可编程。该EPROM是以一浮置栅场效晶体管而执行，其具有特定的二位状态(binarystate)。也就是以浮置栅极上电荷的存在与否代表二位状态，即使施加正常高电位信号(normal high signal)于EPROM晶体管的栅极上，此电荷也不会被予以导通。
市面上有各种EPROM，其中一传统的形式是以电子编程，而以暴露于紫外线UV下抹除，这些EPROM通常是称为紫外线UV可擦可编程只读存储器(UVEPROM)。UVEPROM可藉由在施加一正电位于该栅极上时，同时在UVEPROM晶体管上的漏极和源极的间通过高电流而编程。该栅极上的正电位吸引漏极至源极的电流中的(热)电子，使该电流中的电子注入而陷于该浮置栅，形成电荷累积。
EPROM的另一形式是电可擦可编程只读存储器(EEPROM或E2RPOM)。EEPROM经常是藉由Fowler-Nordheim隧道效应(tunneling)现象而可电子编程及抹除。EPROM的另一形式为快擦写EPROM，该EPROM是使用热电子编程，而使用Fowler-Nordheim隧道现象抹除。该快闪EPROM可在瞬间抹除或以块状抹除，其中数组中所有的单元或数组的一部份可以Fowler-Nordheim隧穿现象同时抹除，一般通称为快擦写单元或快擦写装置。
快擦写存储单元的编程通常至少要数微秒，比起有些记忆单元以数百倍的速度操作来说，慢了许多。这相对低的快擦写存储单元编程速度，特别是在大型记录装置中会产生问题，例如使用快闪EEPROM的声音或数字记录装置，因此需要改良快擦写存储单元的编程速度。
本发明的目的在于，提供一种包括操作快擦写存储单元的方法和装置。在实施例中，本发明提供一种使用热流子注射过程而强化编程速度的编程快擦写存储单元的方法。
在一特定实施例中，本发明提供一种包括编程步骤的操作快擦写存储构造的方法。该方法包括提供一快擦写存储装置，该快擦写存储装置具有一第1导电性基材，形成于该基材的一第2导电性源极以及形成于该基材的一第2导电性漏极。该快擦写存储装置可为一分离栅、一叠层栅或其它类型的构造。该方法包括施加大约4至12V的第1极性漏极电压于该漏极区，以及施加大约1.5至2V的第1极性控制栅电压于一控制栅，还包括在保持该基材接地时，同时施加大约为-0.2至-0.5V的第2极性源极电压于该源极区，以注射电子于一浮置栅，该浮置栅电性连接至该控制栅，而编程该浮置栅至一逻辑值。
在另一实施例中，本发明提供一编程快擦写存储构造的方法。该方法包括提供一快擦写存储装置，该快擦写存储装置具有一第2导电性基材和一形成于该第2导电性基材中的第1导电性井区。一第2导电性漏极形成于该井区，而一第2导电性源极形成于该井区。施加一选择电压而编程该装置。在此，该方法包括施加大约4至12V的第1极性漏极电压于该漏极区并施加大约为1.5至10V的第1极性控制栅电压于该控制栅。
另一实施例中，本发明提供一种编程存储数组中快擦写存储装置的方法。该存储数组具有多个个快擦写存储装置，每个快擦写存储装置电性连接至一行地址译码器(column address decoder)和列地址译码器(row address decoder)，并电性连接至一源极偏压线，该源极偏压线连接至一偏压电位产生电路。该偏压电位产生电路是经由一逻辑电路而电性连接至该源极偏压线。每个快擦写存储装置包括一第1导电性基材，一形成于该基材的第2导电性源极区以及一形成于该基材的第2导电性漏极区。该方法包括选择性地施加大约4至12V的第1极性漏极电压于该漏极区并施加大约1.5至2V的第1极性控制栅电压于至少一个该快擦写存储装置中的控制栅。当保持该P型基材接地时，同时施加大约0.2至0.5V的第2极性源极电压于该快擦写存储装置的该源极区，以注射电子于一浮置栅极上而编程该浮置栅。该源极电压是藉由电性连接至该源极区的该偏压电位产生电路而施加。该偏压电位产生电路是经由该源极偏压线而电性连接至该源极。
本发明的操作快擦写存储单元的方法可达到数种优点，且包括一种或更多的下列优点其中的一种应用，本发明改进编程效率、容易达成且可执行在多种物理结构，例如叠层栅、分离栅以及其它结构。本发明减低快擦写存储单元的起始电压，增加编程速度，在一或多个实施例中达到一种或多种上述利益。然而，该等利益以及其它利益将在下列做更详细说明。
本发明是用有关于一快擦写电子可抹除式可编程只读存储器(″Flash EEPROM)单元的操作的范例来说明，但本发明具有更广的应用范围。仅藉由范例，本发明可使用于其它半导体装置，如微控制机、微处理机、特定用途的集成电路IC、镶嵌式内存的应用等等的制作。
本发明在目前工艺技术中达到上述利益，然而，参考下列的图标和说明将更能了解本发明的目的和优点。
图5至图6图6为本发明的编程方法能应用的分离栅快擦写存储单元构造的简化图。
图7为本发明的编程方法能应用的另一分离栅快擦写存储单元构造的简化图。
图8为本发明的编程方法能应用的另一分离栅快擦写存储单元构造的简化图。
图9至
图11为根据本发明实施例的简化电路图。
根据本发明，可提供一种包括操作快擦写存储单元的方法及装置的技术。在一实施例中，本发明提供一种藉由热载流子注射过程而可强化编程效率的编程快擦写存储装置的方法。该编程方法的详述如下图1至图4为本发明的编程方法能应用的ETOX快擦写存储单元构造的简化图。该等图标仅为范例，并不因此限制本发明。任何熟习此项技艺者当能做其它修改、变化和润饰。图1显示简化的部份ETOX EPROM数组10。该数组包括两个共享一漏极接触14的ETOX单元12a和12b。第2图显示单个ETOX单元12沿着图1的2-2线(也就是沿着复晶硅(poly2)字符线16)的简化剖面图。第3图显示单个ETOX单元12沿着图1的3-3线(也就是沿着埋入的N+字符线18)的简化剖面图。该ETOX单元10是以″T型″的ETOX单元为基础。如第2、3图所示，该ETOX单元12的执行是使用一薄栅氧化物20(大约100埃或100埃以下)以及斜坡式N+/N-源极22以预防当单元12被抹除时所产生的波段至波段(band-to-band)干扰。该ETOX单元可植在如图4A或图4B所示的实施例中的P型杂质基材或P-井。本发明可由下列图式所示的ETOX单元操作而更易了解。
如图4A所示，该ETOX单元可以数种方式写出。就一方面来说，该EPROM依靠热电子，也就是说如图1所示，当poly2字符线16和该N+位线(漏极)14两者皆高电位时，热电子是从斜坡式源极22射出而进入复晶硅(poly1)浮置栅24，如表1所示，其适用于一具有0.6微米设计规则的装置。该源极电压较佳者为低于接地电位的位准。
表1 ETOX编程电压表1显示公知电压和根据本发明，包括方法1的电压。在方法1中，于编程时，该源极至基材(source-to-substrate)的顺向偏压降低起始电压并增加信道电子，因此增加了编程效率。
如图4B所示，该ETOX单元可以特殊的信道起始的二次电子注射(Channel-initialed secondary electron injection；CHISEL或CISEI)而写入，如美国专利5659504和5838617所揭示，在此列为参考资料。就一方面来说，该EPROM依靠二次热电子。也就是说，当poly2字符线16和该N+位线(漏极)14两者皆高电位时，如表2所示，其适用于一具有0.35微米设计规则的装置，而热电子是从源极122射出而进入多晶硅(poly1)浮置栅124。
表2 CHISEL编程电压表2显示传统电压和根据本发明的用于CHISEL单元的方法二的电压。在方法二中，编程操作时，施加比P井更负的电位差于该源极以得到稍负的源极至P井(source-to-P-well)偏压，也就是顺偏该源极至P井接面。该电压差的范围是0.01至0.65V，较佳是0.2至0.5V。在编程时，该顺偏的源极至P井会减低起始电压并增加信道电流及二次热电子。由于编程速度与该信道电流ID成比例，编程速度因此而增加。在编程时，该信道电流是与(VFG-VT)2成比例，其中该VFG是浮置栅的电位，VT是起始电压。因此藉由顺偏该源极至P井接面而减低起始电压，可大幅增加编程速度。
图5至图6图6为本发明的编程方法能应用的分离栅快擦写存储单元构造的简化图。该等图标仅为范例，并不因此限制本发明的申请专利范围。熟习此项技艺者当可作修改、更动以及润饰。图5显示一在P型基材501上的分离栅快擦写EEPROM记忆构造500。该P型基材包括多种特色，如源极区503、漏极区505，两者掺杂于基材中。大部分的情况来说，该源极和漏极区是以离子植入或其它适合的方式提供。该基材亦包括隔离构造，如场隔离氧化区，该氧化区可以是一局部氧化硅层或沟槽隔离构造(未图标)。该基材亦可包括淡掺杂的构造，例如淡掺杂的漏极和其它金属氧化硅构造。
该存储构造亦包括一分离栅构造。该分离栅构造中包括一浮置栅507，该浮置栅覆盖于一披覆于该基材上的信道区的绝缘材料。该绝缘层可以是任何适当材料，例如高品质二氧化硅、氮化硅、该等组合以及其它。本实施例中，该信道区具有大约小于0.6微米的长度。或者该信道区长度可以是大约小于1.0微米。该浮置栅通常是以适当的导电材料，例如掺杂的多晶硅和其它所制成。
形成一控制栅509以覆盖该浮置栅，该控制栅层是以适当的导电材料，例如掺杂的多晶硅和其它所制成。该控制栅层亦可具有一覆盖的抵抗金属层，而改进导电性。该控制栅以及该浮置栅间通常具有一绝缘层或多层夹层。举例而言，该绝缘层通常是氧化层/氮化层/氧化层，而形成夹层，通常称为”ONO”，然而，其它形式各层亦可适用。
选择栅511形成于该浮置栅和控制栅构造的附近。该选择栅通常是以适当的导电材料，例如浓掺杂的多晶硅所制成，但亦可以其它材料制成。该选择栅具有一边缘靠近该源极区，并靠近该控制和浮置栅的边缘。然而该选择栅是绝缘的，并与该控制栅和浮置栅藉位于该选择栅的边缘和该控制栅和浮置栅边缘的间的绝缘层隔离。
图6图6显示一类似上述图5的该快擦写存储单元的构造600。在此，该快擦写存储单元600是形成于N型基材602上的P型井601。第5、6图系使用相同的标示号码，以利识别。该N型基材602包括各种特色，例如源极区503、漏极区505，两者掺杂于该N型基材的该P型井。在大部分的情况来说，该源极和漏极区是以离子植入或其它适合的方式提供。该基材亦包括隔离构造，如场隔离氧化区，该氧化区可为一局部的氧化硅或沟槽隔离构造(未图标)。该基材亦可包括淡掺杂的构造，例如淡掺杂的漏极和其它金属氧化硅构造。
该存储构造亦包括一分离栅构造。该分离栅构造中包括一浮置栅507，该浮置栅位于一在基材的信道区上的绝缘层表面。该绝缘层可为任何适当材料，例如高品质二氧化硅、氮化硅、该等组合以及其它材料。
一控制栅509形成于浮置栅上。该控制栅层是以适当的导电材料，例如掺杂的多晶硅和其它所制成。该控制栅层亦可覆上一退火金属层以改进导电性。该控制栅以及该浮置栅通常具有一绝缘层或多层夹层。举例而言，该绝缘层通常是氧化层/氮化层/氧化层的夹层，通常称为”ONO”。然而其它形式各层亦可适用。
一选择栅511形成于该浮置栅和控制栅构造的附近。该选择栅通常是以适当的导电材料，例如浓掺杂的复晶硅所制成，但亦可以其它材料制成。该选择栅具有一边缘靠近该源极区，并靠近该控制和浮置栅的边缘。然而该选择栅是绝缘的，并与该控制和浮置栅藉位于该选择栅的边缘和该控制和浮置栅边缘的间的绝缘层而隔离。
欲进行编程，可以表3所提供的选择电压施加于前述各图的快擦写存储装置的组件上。该电压是用于方法3A，通常适用于0.6mm的设计规则的装置，但亦可用于其它装置。
表3 分离栅编程电压在方法3中，一顺偏的源极至基材或源极至P型井电位可减低起始电压，因为该信道电流是与(VFG-VT)2成比例，其中该VFG是浮置栅的电位，VT是起始电压。例如，当起始电压减低大约0.5V，该信道电流与公知技术相比，则增加2.25倍。而且，编程速率与公知技术相比，亦增加125％，还有其它特征。
图7为能应用本发明的编程方法的另一分离栅快擦写存储单元构造的简化图。其中该图仅为范例，并不因此限制本发明的申请专利范围。熟习此项技艺者当可作修改、更动以及润饰。图7显示一在P型基材701上的分离栅快擦写EEPROM存储结构700。该P型基材包括多种特色，例如一源极区703、漏极区705，两者系掺杂于基材中。大部分的情况来说，该源极和漏极区是以离子植入或其它适合的方式提供。该基材亦包括隔离构造，如场隔离氧化区，该氧化区可以是一局部的氧化硅或沟槽隔离构造(未图标)。该基材亦可包括淡掺杂的构造，例如淡掺杂的漏极和其它金属氧化硅构造。
该存储构造亦包括一分离栅构造。该分离栅构造中包括一浮置栅707，该浮置栅覆盖一绝缘材料覆盖于基材上的信道区上。该绝缘层可以是任何适当材料，例如高品质二氧化硅、氮化硅、该等组合以及其它材料。该浮置栅通常是以适当的导电材料，例如掺杂的多晶硅和其它所制成。
一控制栅709形成于覆盖该浮置栅。该控制栅层是以适当的导电材料，例如掺杂的复晶硅和其它所制成。该控制栅层亦可具有一覆盖退火金属层，可改进导电性。该控制栅以及该浮置栅间通常具有一绝缘层或多个夹层。举例而言，该绝缘层通常是氧化层/氮化层/氧化层，通常称为”ONO”。然而其它形式各层亦可使用。
一选择栅711形成于该浮置栅和控制栅构造的附近。该选择栅通常是以适当的导电材料，例如浓掺杂的多晶硅所制成，但亦可以其它材料制成。该选择栅具有一边缘靠近该源极区，并靠近该控制和浮置栅的边缘。然而该选择栅是绝缘的，并与该控制和浮置栅藉位于该选择栅的边缘和该控制和浮置栅边缘的间的绝缘层而隔离。图7的构造除了选择栅外，当运用本发明的编程方法时，具有另外的优点，即可使编程干扰最小化。
图8为本发明的编程方法能应用的另一分离栅快擦写存储单元构造900的简化图。该图仅为范例，并不因此限制本发明的申请专利范围。熟习此项技艺者当可作修改、更动以及润饰。图8显示一单独晶体管，不挥发性的可改变电性的半导体存储单元910。该单元901具有半导体基材912，例如硅。该基材912，于本实施例中，可以是一P型硅基材，具有一典型掺杂范围为5至50ohm-cm的间，其以尺寸大小(scaling level)而定。
在该基材912内形成有源极区916以及一信道区918位于该源极区与一漏极区914的间。一具有厚度100埃的绝缘材所制的第1层920设置于该源极区916、信道区918和漏极区914上。该第1层920可以是绝缘材二氧化硅、氮化硅或氧氮化硅所制。设置于该第1层920上为一浮置栅922。该浮置栅922是位于部分的该信道区918和部分的该漏极区914的上。该浮置栅922可以是一多晶硅栅，或为一再节点晶多晶硅栅。一第2绝缘层925具有一第1部份924，位于该浮置栅922上，和一第2部分926，位于该浮置栅922的附近。该第2层925的第1部分924是绝缘材料，可以是二氧化硅、氮化硅或氮氧化硅，且为100埃厚度。该第2层925的第2部分926(侧壁926)亦是绝缘材料，可以是二氧化硅、氮化硅或氧氮化硅。一控制栅929具有两部分一第1部分928位于该第2层925的上层壁924的上；一第2部分930位于该第1层920的上，且邻近该第2层925的侧壁926。该控制栅929的第2部分930延伸至该源极区916的一部分和该信道区918的一部分。
该单元910的尺寸依工艺而定。因此以上所述的第1层920、侧壁926、和上层壁924仅为范例。并且该第1层920和该第2层925的材料亦仅为范例。通常，藉由感测一陡峭的电位降使电子从该源极区916注射至该浮置栅922。(操作单元910的特定机构原理将在下列另加详述)，而且，该单元910的尺寸应为使得电子从该浮置栅922，藉由该Fowler-Nordheim现象的该第2层至该控制栅929的信道而移除。操作该单元910的特定方式如下
表4分离栅编程电压最初，当需要删除单元910时，施加一接地电位于该漏极914和该源极916。一高正电压，+15V的程度，施加于该控制栅929。该浮置栅922上的电子藉由该Fowler-Nordheim现象的该第2层925至该控制栅929的信道而移除，使该浮置栅922带正电。藉由Fowler-Nordheim现象抹除该分离栅单元。
在一读取循环中，施加接地电位于该源极916。公知晶体管读取电压如+2V和+5V则分别施加于该漏极区914和该控制栅929。如果该浮置栅922是带正电(也就是该浮置栅是放电的)，直接位于该浮置栅922下的该信道区918则亦被开启。因此整个信道区918会被开启，使电流由该漏极区914流至该源极区916。这是”1”状态。
或者，如果该浮置栅922是带负电，直接位于该浮置栅922下的该信道区918则为弱导通或关闭。即使当该控制栅929和该漏极区914提高至该读取电位，仅少量或甚至没有电流会流经位于该浮置栅922下的部分的该信道区918，在此该电流比起”1”状态的电流要小许多，或是没有电流通过。在此方法中，该单元910被感测为编程”0”状态。
第9至图11为根据本发明的实施例的简化电路图。该图仅为范例，并不因此限制发明的申请专利范围。熟习此项技艺者当可作修改、更动以及润饰。图9所示，存储数组1100是以列1103和行1101的地址译码器为代表。该存储数组包括多个个存储单元1105。每个存储单元可以是任何提到的或是其它形式。每个存储单元具有一栅1107，电性连接至该栏地址译码器的字符线1109。一漏极1111电性连接至该行地址译码器的位线1112。一源极1113电性连接至一源极偏压线的源极线111。在本实施例中，该源极偏压线对数组的单元是共享的。或者该源极偏压线对数组部分的多个个单元或类似者也是共享。
该源极偏压线电性连接至一偏压产生器1117。该偏压产生器产生Vs-偏压1125。该产生器亦可产生VB(bulk，P型基材(psubs)，或P井(pwell))偏压1127。该产生器电性连接至一VDD1119和一接地VSS1121。该产生器经由一切换电路1129电性连接至该数组，该电路根据一可写式信号1131而决定该源极偏压线的电位。该电位可包括施加于该源极偏压线的Vs偏压、VB偏压或接地VSS电位。或者，可藉由一可写式信号的逻辑操作以及其它控制信号1133而控制该源极偏压线的电位。该切换电路亦经由线1123电性连接至地1121。根据本发明，该Vs偏压可以是V(P型基材)-电位差，该电位差为少于0.65V，较佳为0.2至0.5V的间，该电压是为了编程的目的而施加于源极偏压线。
参阅第10图，一开关(如MOS开关(M1))1200电性连接于该源极线1205和该源极偏压线1203的间。该MOS开关具有一连接至该源极线的第1节点，和连接至该源极偏压线的第2节点。该MOS开关M1是由一邻近位线1201而控制，其中该位线连接至该MOS开关的栅。当一邻近位线是较高的Vt电位，当写或读取操作时，该源极线是连接至该源极偏压线。而当一邻近位线不是较高的Vt电位，例如写或读取操作时，该位线没有被选取，而该源极线不是连接至该源极偏压线。M1可以如该记忆单元一样位于同样的P井电位。藉此，对连接至选择的位线的存储单元，在该源极接面的正向接合漏电流可最小化或是大幅地减少。
参阅第图11，另一实施例中，当两个邻近的位线(位线1 1303和位线2 1301共享存储单元的两个邻近的数组(行列)中相同的源极线1305，一逻辑操作(如OR栅)1307可用来使该两个邻近的位线控制该MOS开关M1 1309的导通。在此，该MOS开关的栅1311连接至该逻辑操作的输出。该MOS开关具有一连接至该源极偏压线的第1节点1311和连接至共享源极线的第2节点。例如，操作时，在写或读取时，当位线1或位线2的一被选为高于M1的Vt电位，该MOS开关导通，则该共享源极线则连接至该源极偏压线。或者，M1可以根据存储设计和控制方法的其它信号1315而控制。
虽然本发明已以较佳实施例揭示如上，但仍可使用各种修改、变化构造和相似物，例如，上述讨论的特定尺寸是用于特定实施例，但该等尺寸可视特定应用而不同。因此上述的叙述和说明不应用来限制本发明的范围，应以权利要求书并结合说明书与附图所界定者为准。
权利要求
1.一种包括编程步骤的操作快擦写存储构造的方法，包括提供一快擦写存储装置，该快擦写存储装置具有一第1导电型本体、形成于该本体中的第2导电型源极以及形成于该本体中的第2导电型漏极；于该漏极施加第1极性的漏极电压，在一控制栅施加第1极性的控制栅电压；以及当保持该本体于接地电压时，于该源极施加约为0.1V至0.5V的第2极性的源极电压，以注射电子于一浮置栅极上；其中该第2极性的源极电压是藉由一耦接至源极的偏压产生电路(bias-potential generation circuit)施加，而该偏压产生电路是经由一源极偏压线电性耦接至该源极。
2.如权利要求1所述的方法，其中该第1导电型为P型导电性，而该第2导电型为N型导电性。
3.如权利要求1所述的方法，其中该第1极性是正极，而该第2极性是负极。
4.如权利要求1所述的方法，还包括提供一选择栅于该浮置栅和控制栅的附近；以及当施加该第2极性的源极电压时，同时施加大约1V至2V的第1极性的选择栅电压。
5.如权利要求1所述的方法，其中该第2导电性的源极区和该第2导电性的漏极区是以约为0.6微米或少于0.6微米的信道区分隔。
6.如权利要求1所述的方法，其中该第2导电性的源极区和该第2导电性的漏极区是以约为0.35微米或少于0.35微米的信道区分隔。
7.如权利要求1所述的方法，还包括提供一选择栅于该浮置栅和控制栅的附近；以及当施加该第2极性的源极电压于该源极区时，同时施加约1V至2V的第1极性的选择栅电压，其中该选择栅、控制栅以及浮置栅形成一分离栅快擦写存储单元构造。
8.如权利要求1所述的方法，其中该控制栅是形成于覆盖在该浮置栅极上，以形成一叠层栅(stacked gate)快擦写存储单元构造。
9.如权利要求1所述的方法，其中该编程速度与该内存单元的信道电流成比例，该信道电流在编程时与(VFG-VT)2成比例，其中VFG为该浮置栅的电位，而VT是起始电压，该方法还包括降低VT，使该信道电流响应该VT的减低而增加，其中该编程速度因响应信道电流的增加而增加。
10.一种编程存储数组中快擦写存储装置的方法，其中该存储数组包括多个个快擦写存储装置，每个该快擦写存储装置耦接至行地址译码器和列地址译码器，每个该快擦写存储装置亦耦接至一源极偏压线，该源极偏压线耦接至一偏压产生电路，每个该快擦写存储装置是形成于第1导电型的井内，而每个该快擦写存储装置包括一形成于该井内的第2导电型的源极，一形成于该井内的第2导电型的漏极，一位于该源极和漏极的间的控制栅，一邻近该控制栅的浮置栅；该方法包括选择性地施加第1极性的漏极电压于该漏极区；在至少一个该快擦写存储装置的控制栅极上施加第1极性的控制栅电压；以及当施加第2极性的井电位于该井时，同时在至少一个该快擦写存储装置的源极区上施加第2极性的源极电压；其中藉由耦接至该源极区的产生偏压的电路施加第2极性的源极电压，该偏压电位产生电路是经由该源极偏压线而耦接至该N型源极区。
11.如权利要求10所述的方法，其中该偏压电位产生电路是经由一逻辑电路而耦接至该源极偏压线。
12.如权利要求11所述的方法，其中该逻辑电路包括一耦接至一MOS开关的OR栅而施加第2极性的源极电压。
13.如权利要求11所述的方法，其中该逻辑电路包括一MOS开关而选择性地施加第2极性的源极电压于至少一个该快擦写存储装置。
14.如权利要求10所述的方法，其中该第1导电型为P型导电性，该第2导电型为N型导电性。
15.如权利要求10所述的方法，其中该第1极性是正极，而该第2极性是负极。
16.如权利要求10所述的方法，其中该漏极电压的范围大约为第1极性的4至12V，该控制电压的范围大约为第1极性的1.5至2.5V，该源极电压的范围大约为第2极性的0.1至0.5V，而该井电位大约为0V。
17.如权利要求10所述的方法，其中该漏极电压的范围大约为第1极性型的1.1至3.3V，该控制电压的范围大约为第1极性型的3至5V，而该井电位的范围大约为第2极性型的0.5至4V。
18.如权利要求10所述的方法，其中该源极电压大约为比该井电位更为第2极性0.1至0.5V。
19.如权利要求10所述的方法，其中该井为记忆数组的基材。
20.一种包括编程步骤的操作快擦写存储装置的方法，包括提供一快擦写存储装置，该快擦写存储装置具有一第1导电型本体、形成于该本体的一部份的第2导电型的源极以及漏极；一覆盖该部分本体的浮置栅，以及覆盖该本体的一控制栅，该源极以及漏极是以一信道分隔；于该漏极区施加一第1极性漏极电压；在该控制栅施加第1极性控制电压；以及于该源极区施加一既定量的第2极性源极电压，使该源极区具有较该本体的部分更为第二极性的电压。
21.如权利要求20所述的方法，其中该源极的设置是为了注射电子于一浮置栅。
22.如权利要求20所述的方法，其中该第2极性源极电压比该本体部分的电压大约为0.01至0.65V更加第2极性。
23.如申请专利范围第22项所述的方法，其中该第2极性源极电压比该本体部分的电压大约为0.2至0.5V更加第2极性。
24.如权利要求20所述的方法，其中该第1极性是正极，而该第2极性是负极，因此该源极更负偏于该本体部分。
25.如权利要求20所述的方法，其中该控制栅覆盖该浮置栅。
26.如权利要求20所述的方法，其中该浮置栅和该控制栅是水平地邻近彼此。
全文摘要
一种包括编程步骤的操作快擦写存储装置的方法,包括提供一快擦写存储装置,该装置具有一第1导电型基材、一位于基材内的第2导电型源极以及位于基材中的第2导电型漏极。该装置可为一分离栅、叠层栅或其它形式的结构。此方法包括在漏极区施加第1极性漏极电压以及在控制栅施加第1导电型控制栅电压。亦包括在保持基材接地时,同时在源极区施加约0.1V至0.5V的第2极性源极电压,以注射电子于一浮置栅极上而编程浮置栅。
文档编号H01L21/70GK1377076SQ01109939
公开日2002年10月30日 申请日期2001年3月26日 优先权日2001年3月26日
发明者林锡聪, 李慰严 申请人:华邦电子股份有限公司