专利名称：防止介层窗过度蚀刻的方法及其构造的制作方法
技术领域：
本发明是有关于一种半导体中的金属内连线(Interconnect)制程，特别是有关于一种防止介层窗过度蚀刻的方法及其构造。
在传统的积体电路(VLSI)的金属内连线制程上，一般是采用化学气相沉积法(CVD)将二氧化硅层形成于金属层上，以作为内金属介电层(Inter-Metal Dielectrics，简称IMD)，其主要缺陷在于由于随着积体电路的缩小化，在微影蚀刻时，对不准现象常常发生，造成的过蚀刻会破坏该内金属介电层而造成漏电流，这严重地影响产品的可靠度(reliability)；另外，随着内连导线的缩小化，细小的内连导线也常有崩塌(collapse)的现象，这亦严重地影响产品的优良率。
目前对内金属连线制程的研究多仅于金属层上方的抗反射层的研究，例如美国专利第5580701号提出的减少光阻层的摇摆效应(tanding waveeffect，或称驻波效应)的制作方法，是在金属层上方形成二氧化硅、氮化硅或氮氧化硅等的抗反射层。然而，传统的方法却无法解决积体电路日益缩小化所造成的上述严重地影响产品的优良率的问题。
参阅
图1-图3是传统内金属内连线的结构示意图。传统内金属介电层中的金属内连线的结构，包括在半导体基底100上具有多数个金属内连导线110、120，以及二氧化硅层130当作是内金属介电层130，如图1所示。
接着参阅图2，在定义插塞140时，若微影蚀刻程序发生了对不准现象而造成过蚀刻，使得插塞140太靠近基底100，就会破坏该内金属介电层130而造成漏电流。
参阅图3，随着内连导线的缩小化，细小的内连导线130也常有崩塌的现象，如150和160，这亦严重地影响产品的优良率。
为了改善上述制程的问题，本发明提供了一种防止介层窗过度蚀刻的方法及其构造，特别适用于制作有多数个内连导线的半导体基底上，亦即半导体中的金属内连线制程。可切实地减少漏电流，提高产品的可靠度和优良率，并使上述的缺点获得改善本发明的目的在于提供一种防止介层窗过度蚀刻的方法及其构造，特别适用于制作有多数个内连导线的半导体基底上，克服现有技术的缺陷，防止介电层过度蚀刻，切实地减少由于微影蚀刻程序对不准而造成的漏电流的缺陷，更固定了金属导电层不发生崩塌，达到提高产品的可靠度和优良率，并可进一步达成积体电路缩小化的目的。
本发明的目的是这样实现的一种防止介层窗过度蚀刻的方法，其特征是至少包含下列步骤(1)提供一半导体基底，其表面上设有至少一内连导线；(2)于该基底和内连导线的表面上形成应力缓冲层(3)于该应力缓冲层表面上形成蚀刻阻挡层；(4)于该蚀刻阻挡层表面上形成介电层；(5)对该介电层进行平坦化处理；(6)进行介层窗蚀刻制程，于该内连导线上方形成一介层窗。
该蚀刻阻挡层与该介电层的蚀刻比大于10。该内连导线顶部更包括有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该应力缓冲层是由二氧化硅所构成。该蚀刻阻挡层是由氮化硅或氮氧化硅所构成。该应力缓冲层是由钛或钽所构成。该蚀刻阻挡层是由氮化钛或氮化钽所构成。该介电层是由二氧化硅所构成。
一种防止介层窗过度蚀刻的构造，其特征是至少包含有一内连导线形成于半导体基底表面上；应力缓冲层形成于该内连导线和基底表面上；蚀刻阻挡层形成于该应力缓冲层上；以及具有平坦表面的介电层形成于该蚀刻阻挡层上。
该内连导线顶部更包括有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该应力缓冲层是由二氧化硅所构成。该蚀刻阻挡层是由氮化硅或氮氧化硅所构成。该应力缓冲层是由钛或钽所构成。该蚀刻阻挡层是由氮化钛或氮化钽所构成。该介电层是由二氧化硅所构成。
本发明的主要优点是防止介电层过度蚀刻，切实地减少由于微影蚀刻程序对不准而造成的漏电流的缺陷，更固定了金属导电层不发生崩塌，提高产品的可靠度和优良率，并可进一步达成积体电路缩小化的目标。
下面结合较佳实施例和附图详细说明。
图1是传统内金属内连线的结构示意图。
图2是传统内金属内连线的对不准示意图。
图3是传统内金属内连线的崩塌示意图。
图4-图9是本发明实施例1的制程示意图。
图10-图15是本发明实施例2的制程示意图。
实施例1参阅图4-图9，本发明的方法包括如下步骤
参阅图4，在半导体基底200上设置有多数个内连导线210、220，并且内连导线210、220顶部可更形成单层或多数层的抗反射层230。其中，内连导线210、220是以CvD法沉积铝、铜或铝硅铜层所制成，而抗反射层230是由钛/氮化钛(Ti/TiN)及氮氧化硅(SiON)所组成。
参阅图5，本发明方法先利用化学气相沉积方法，于基底200和内连导线210、220表面上顺应性(conformal)形成第一介电层240，其厚度为50-300的二氧化硅层。这里要说明的是本实施例的内连导线210、220包含了抗反射层230，为了说明方便，本实施例如下的各图将不绘出抗反射层230。
参阅图6，再利用CVD方法，于第一介电层240上顺应性形成第二介电层250，其厚度为50-300的氮化硅或氮氧化砂层等绝缘材料。
参阅图7，再利用CVD方法，于第二介电层250上全面性形成第三介电层260，其为二氧化硅层。因为第二介电层250用以当作防止介层窗过度蚀刻的蚀刻阻挡层，因此第二介电层250与第三介电层260的蚀刻比是大于10，通常在50以下。
参阅图8，采用回蚀法或化学机械研磨法，对第三介电层260施以平坦化处理，而形成具有平坦表面的第三介电层260’。
最后参阅图9，于第三介电层260’的平坦表面上定义形成一具有预定图案的光阻层280，再以微影蚀刻法对第三介电层260’施以介层窗蚀刻(viaetching)处理，以于内连导线210上方形成介层窗270，其中第二介电层250可用来作为防止介层窗270被过度蚀刻的蚀刻阻挡层。在蚀刻介层窗270的过程中，在蚀刻第三介电层260’(SiO2)时，介层窗270会先停在第二介电层250(SiN或SiON)上，接着再以非等向性干蚀刻方式去除第二介电层250及第一介电层240。由于第一、二介电层240、250相当的薄，所以只需花费短时间的干蚀刻时程，介层窗270就会达到内连导线210上，如此即完成了介层窗的蚀刻制程。
即使微影蚀刻制程发生对不准时，不会像传统技术般地继续损害第三介电层260’，而造成漏电流。
本发明的一种防止介层窗过度蚀刻的构造，至少包含有形成于半导体基底200上的内连导线210、220，第一介电层240覆盖于内连导线210、220及基底200表面上，第二介电层250覆盖于第一介电层240上，具有平坦表面的第三介电层260’形成于第二介电层250上。
如此一来，第二介电层250用以当作防止介层窗过度蚀刻的蚀刻阻挡层，而介层窗270可穿越第三介电层260’、第二介电层250以及第一介电层240，以使内连导线210表面的预定区域曝露出来。由于各层材质与前述的的制造方法相同，此处不再赘述。
另外要说明的是，为了简单明了，此处仅以形成一介层窗为例，但并非予以限定本发明。在本发明的第一实施例中，由于内连导线210、220具有拉应力(tensile stress)，而当作蚀刻阻挡层的第一介电层250的氮化层具有压应力(compress stress)，因此第一介电层240的氧化层可以当作前述内连导线和氮化层之间的应力缓冲层，用以防止产生龟裂等不良缺陷，而能提高可靠度。
实施例2参阅图10-图15，本实施例的制程包括如下步骤
参阅图10，在半导体基底300表面上设有内连导线310，并且内连导线310顶部更包括形成有单层或多数层的抗反射层320，其中内连导线310的制作可以用CVD法沉积铝、铜或铝硅铜层，而抗反射层320可由Ti/TiN及SiON所组成。
参阅图11，可利用磁控DC溅镀方法，于基底300和内连导线310表面上顺应性形成第一金属层330，其厚度约为50-300的钛层或氮层。这里要说明的是本实施例的内连导线310包含了抗反射层320，为了说明方便，本实施例的以下各图将不绘出抗反射层320。
参阅图12，再利用溅镀方法，于第一金属层330表面上顺应性形成第二金属层340，其厚度约为50-300的氮化钛或氮化钽层等氮化金属材料。
参阅图13，可采用CVD方法，于第二金属层340表面上全面性形成介电层350，其由二氧化硅所构成。因为第二金属层340用以当作防止介层窗过度蚀刻的蚀刻阻挡层，所以第二金属层340与介电层350的蚀刻比是大于10。
参阅图14，可采用回蚀法或化学机械研磨法，对介电层350施以平坦化处理，以形成具有平坦表面的介电层350’。
最后参阅图15，于介电层350’的平坦表面上定义形成具有预定图案的光阻层370，再以微影蚀刻法对介电层350’施以介层窗蚀刻处理，于内连导线310上方形成介层窗360，其中第二金属层340可用来作为防止介层窗360被过度蚀刻的蚀刻阻挡层。在蚀刻介层窗360的过程中，在蚀刻介电层350’时，介层窗360会先停在第一金属层340上，接着再以非等向性干蚀刻方式去除第二金属层340及第一金属层330，由于第一、二金属层330、340相当的薄，所以只需花费短时间的干蚀刻时程，介层窗360就会达到内连导线310上，如此即完成了介层窗的蚀刻制程。因此本发明不会像传统图2般地继续损害介电层350’而造成漏电流。
根据前述的制作方法，本发明的一种防止介层窗过度蚀刻的构造为，至少包含有形成于半导体基底300上的内连导线310，第一金属层330覆盖于内连导线310及基底300表面上，第二金属层340覆盖于第一金属层330上，具有平坦表面的介电层350’形成于第二金属层340上。如此一来，第二金属层340用以当作防止介层窗过度蚀刻的蚀刻阻挡层，而介层窗360可穿越介电层350’、第二金属层340以及第一金属层330，以使内连导线310表面的预定区域曝露出来。而上述各层材质与前述的制造方法相同，此处不再赘述。
另外要说明的是，为了简单明了，此处仅以形成一介层窗为例，但并非予以限定本发明。在本发明的第二实施例中，介于内连导线310和当作蚀刻阻挡层的第二金属层340之间的第一金属层330，也有类似应力缓冲层的作用，并也有提升附着能力的作用。
在这里需要强调的是，本发明实施例和传统金属内连线最大不同的地方是本发明的内连导线表面上具有双层结构，其中第一层是可当作应力缓冲层，而第二层是可当作蚀刻阻挡层，因而能改善传统内连金属导线的种种缺点综由上述，本发明的方法和结构，可切实地防止介电层过度蚀刻，并减少当徽影蚀刻程序对不准而造成漏电流的情形，也更固定了内连导线层而不至于崩塌，提高产品的可靠度和优良率，并使设计规则可更进一步地缩小化，而能进一步达成积体电路缩小化的目标。
本发明的施实例所引述者，能由各种具恰当特性的物质和形成方法所置换，且本发明的结构空间亦不限于实施例所引用的尺寸大小。
本发明虽以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内所做些许的更动和润饰，都属于本发明的保护范围之内。
权利要求
1.一种防止介层窗过度蚀刻的方法，其特征是至少包含下列步骤(1)提供一半导体基底，其表面上设有至少一内连导线；(2)于该基底和内连导线的表面上形成应力缓冲层(3)于该应力缓冲层表面上形成蚀刻阻挡层；(4)于该蚀刻阻挡层表面上形成介电层；(5)对该介电层进行平坦化处理；(6)进行介层窗蚀刻制程，于该内连导线上方形成一介层窗。
2.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该蚀刻阻挡层与该介电层的蚀刻比大于10。
3.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该内连导线顶部更包括有抗反射层。
4.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该抗反射层是由钛/氮化钛或氮氧化硅所构成。
5.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该内连导线是由铝、铜或铝硅铜所构成。
6.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该应力缓冲层是由二氧化硅所构成。
7.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该蚀刻阻挡层是由氮化硅或氮氧化硅所构成。
8.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该应力缓冲层是由钛或钽所构成。
9.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该蚀刻阻挡层是由氮化钛或氮化钽所构成。
10.根据权利要求1所述的防止介层窗过度蚀刻的方法，其特征是该介电层是由二氧化硅所构成。
11.一种防止介层窗过度蚀刻的构造，其特征是至少包含有一内连导线形成于半导体基底表面上；应力缓冲层形成于该内连导线和基底表面上；蚀刻阻挡层形成于该应力缓冲层上；以及具有平坦表面的介电层形成于该蚀刻阻挡层上。
12.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该内连导线顶部更包括有抗反射层。
13.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该抗反射层是由钛/氮化钛或氮氧化硅所构成。
14.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该内连导线是由铝、铜或铝硅铜所构成。
15.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该应力缓冲层是由二氧化硅所构成。
16.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该蚀刻阻挡层是由氮化硅或氮氧化硅所构成。
17.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该应力缓冲层是由钛或钽所构成。
18.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该蚀刻阻挡层是由氮化钛或氮化钽所构成。
19.根据权利要求11所述的防止介层窗过度蚀刻的构造，其特征是该介电层是由二氧化硅所构成。
全文摘要
一种防止介层窗过度蚀刻的方法及其构造，包含提供一半导体基底，其表面上设有至少一内连导线；于基底和内连导线的表面上形成应力缓冲层于应力缓冲层表面上形成蚀刻阻挡层；于蚀刻阻挡层表面上形成介电层；对介电层进行平坦化处理；进行介层窗蚀刻制程，于内连导线上方形成一介层窗。切实地减少由于微影蚀刻程序对不准而造成的漏电流的缺陷，更固定了金属导电层不发生崩塌，提高产品的可靠度和优良率，并可进一步达成积体电路缩小化的目标。
文档编号H01L21/768GK1391269SQ01118679
公开日2003年1月15日 申请日期2001年6月7日 优先权日2001年6月7日
发明者徐震球, 钟振辉, 林义雄 申请人:矽统科技股份有限公司