具有低介电膜的半导体器件及其制造方法

专利名称：具有低介电膜的半导体器件及其制造方法
技术领域：
本发明一般地涉及半导体器件，更具体地说，涉及具有低介电膜的半导体器件及其制造方法。
特别地，人们付出了很大努力来研究多层互连结构技术中的所谓双大马士革工艺(dual-damascene process)，其中，一种典型的双大马士革工艺包括以下步骤在层间绝缘膜中形成与要形成的互连图形相对应的沟槽和接触孔；以及用导电材料填充所述沟槽和接触孔，从而形成所需的互连图形。
当采用这样一种双大马士革工艺时，利用蚀刻阻止膜来形成沟槽和接触孔，因而蚀刻阻止膜在双大马士革工艺技术中的作用是非常重要的。另外，蚀刻阻止膜在SAC(自对准接触)技术中也发挥了重要的作用，在该技术中，在半导体器件的绝缘膜中形成超过光刻的分辨率限制的极微小的接触孔。
双大马士革工艺有各种变化形式，而

图1A-1F所示的过程表示一种典型的用于形成多层互连结构的传统双大马士革工艺。
参见图1A，Si衬底10上具有各种半导体元器件例如MOS(金属-氧化物-硅)晶体管(未示出)，该Si衬底10被例如CVD(化学气相淀积)-SiO2膜的层间绝缘膜11覆盖，该层间绝缘膜11上具有互连图形12A。应注意，互连图形12A嵌在另一个层间绝缘膜12B中，该层间绝缘膜12B位于层间绝缘膜11上，并设置由SiN或类似材料制成的蚀刻阻止膜13，以覆盖互连图形12A和层间绝缘膜12B。
蚀刻阻止膜13又被另一个层间绝缘膜14覆盖，而层间绝缘膜14被另一个蚀刻阻止膜15覆盖。
在该示例中，还在蚀刻阻止膜15上形成了另一个层间绝缘膜16，该层间绝缘膜16被下一个蚀刻阻止膜17覆盖。蚀刻阻止膜15和17也称为“硬掩模”。
在图1A的步骤中，利用光刻图形工艺(photolithographic patterningprocess)，在蚀刻阻止膜17上形成一个光刻胶图形(resist pattern)18，该图形18带有一个与所需的接触孔相对应的光刻胶开口18A，并将光刻胶图形18用作掩模，利用干法蚀刻工艺，去除蚀刻阻止膜17。结果，在蚀刻阻止膜17中形成了一个对应于所需接触孔的开口。
接着，在图1B的步骤中，去除光刻胶图形18，并将蚀刻阻止膜17用作硬掩模，对位于蚀刻阻止膜17下面的层间绝缘膜16进行RIE(反应式离子蚀刻)处理。结果，在层间绝缘膜16中形成了对应于所需接触孔的开口16A。
接着，在图1C的步骤中，在图1B的结构上形成光刻胶膜19，以填充开口16A，并接着在图1D的步骤中，利用光刻图形工艺在光刻胶膜19上形成图形，以形成一个对应于所需的互连图形的光刻胶开口19A。由于形成了光刻胶开口19A，结果，露出了层间绝缘膜16中的开口16A。
在图1D的步骤中，利用干法蚀刻工艺，去除被光刻胶开口19A露出的蚀刻阻止膜17和在开口16A底部露出的蚀刻阻止膜15，并在图1E的步骤中去除光刻胶图形19。另外，将蚀刻阻止膜17和15用作硬掩模同时在层间绝缘膜16和层间绝缘膜14上形成图形。
作为图形形成的结果，在层间绝缘膜16中形成了一个与所需的互连图形相对应的沟槽16B并在层间绝缘膜14中形成了一个与所需的接触孔相对应的孔14A。应注意，形成互连沟槽16B，以包括接触孔16A。
接着，在图1F的步骤中，利用RIE工艺去除在接触孔14A底部露出的蚀刻阻止膜13，使得接触孔14A底部的互连图形12A露出。
在上述去除蚀刻阻止膜13的步骤之后，在层间绝缘膜16上形成一导体层例如Al层或Cu层，以填充互连沟槽16B和接触孔14A，其中，对这样淀积的导体层接着进行化学机械研磨(CMP)处理，并去除位于层间绝缘膜16上表面之上的导体层部分。结果，在互连沟槽16B中获得互连图形20，其通过接触孔14A与下面的互连图形12A形成电接触。通过重复上述工艺步骤，可以类似地形成第三和第四层互连图形。
在这样一种用于形成多层互连结构的双大马士革工艺中，如前所述，蚀刻阻止膜13、15和17的作用非常重要。传统上，人们将SiN用作蚀刻阻止膜13、15和17的材料，这是鉴于其蚀刻速率与用作层间绝缘膜14、16和18的材料的蚀刻速率的巨大差别。
同时，最近的高级半导体集成电路倾向于将具有低电阻特性的Cu用作互连图形而取代传统采用的Al，以使互连图形中发生的信号延迟最小化。在这种高级半导体集成电路中，鉴于形成在一个公共衬底上的半导体元器件的巨大数量，以及形成在多层互连结构中的互连图形的增加的复杂性和由此而增加的总长度，互连图形中的信号延迟的问题成为一个严重的问题。
为了尽可能地减小信号延迟，除了使用Cu互连图形之外，人们付出了巨大的努力，以减小构成多层互连结构的层间绝缘膜的介电常数。在如传统的多层互连结构中那样将SiO2或BPSG用作层间绝缘膜的情况下，应注意，层间绝缘膜的特定介电常数值通常为4-5。通过使用称为FSG的掺F(氟)SiO2膜可以将该特定的介电常数值减小到3.3-3.6。另外，通过使用在其结构中具有Si-H基团的SiO2膜例如HSQ[氢倍半硅氧烷(hydrogen silsesquioxane)]膜，可以将该特定的介电常数值减小到2.9-3.1。另外，建议使用有机SOG或有机绝缘膜。在使用有机SOG的情况下，可以将特定介电常数降到3.0以下。另外，使用有机绝缘膜可以达到约为2.7的更低的特定介电常数。
在参照图1A-1F说明的由双大马士革工艺形成的多层互连结构中，在一个层间绝缘膜与下一个层间绝缘膜之间插入一个蚀刻阻止膜是非常重要的。另一方面，当如传统的多层互连结构中那样将SiN用作这样一个蚀刻阻止膜时，SiN的较大的特定介电常数，其值约为8，大大地抵消了使用低介电层间绝缘膜的有益效果。这样，通过结合使用Cu和低介电层间绝缘膜来减小互连图形的电阻的努力被SiN的较高的特定介电常数破坏了。可以看到，在双大马士革工艺步骤完成后，蚀刻阻止膜留在多层互连结构中。
在将有机绝缘膜用作层间绝缘膜的情况下，能够将SiO2用作蚀刻阻止层。在这种情况下，同样，SiO2蚀刻阻止膜的存在在很大程度上抵消了层间绝缘膜的所需的低介电常数。
应注意，在具有SAC(自对准接触)结构的半导体器件的情况下，蚀刻阻止膜也保留在最终的器件结构中。在SAC结构中，在形成接触孔的过程中，将蚀刻阻止膜用作自对准掩模。例如，以栅极的侧壁绝缘膜的形式提供这样一种自对准掩模。因而，将低介电材料用作SAC结构中的自对准掩模对于提高半导体器件的运行速度是很重要的。传统上，已将SiN或SiON用于此目的，但这些材料具有大于4.0的特定介电常数，并且未能带来人们期望的半导体器件的运行速度的改善。
本发明的另一个并且更具体的目的是减小在具有多层互连结构的半导体器件中用作硬掩模的蚀刻阻止膜的介电常数。
本发明的又一个目的是减小在具有自对准接触孔的半导体器件中用作自对准掩模的蚀刻阻止膜的介电常数。
本发明的再一个目的是提供一种半导体器件的制造方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜；在第二绝缘膜中形成图形，以在其中形成一个开口；以及将所述第二绝缘膜用作一个掩模来蚀刻所述的第一绝缘膜，
其中，将一低介电膜用作所述的第二绝缘膜。
本发明的另一个目的是提供一种半导体器件，包括衬底；和设置在所述衬底上的多层互连结构，所述多层互连结构包括具有第一开口的层间绝缘膜；设置在所述层间绝缘膜上的蚀刻阻止膜，该蚀刻阻止膜具有一个与所述第一开口对准的第二开口；和填充所述第一和第二开口的导体图形，其中，所述蚀刻阻止膜是由低介电膜形成的。
本发明的又一个目的是提供一种半导体器件，包括衬底；形成在所述衬底上的一对图形；和形成在所述图形对之间的接触孔，所述图形中的每一个上具有侧壁(sidewall)绝缘膜，以及其中，所述接触孔由所述图形的所述侧壁绝缘膜限定，所述侧壁绝缘膜包括具有低介电常数的材料。
根据本发明，通过将低介电材料用作作为蚀刻阻止膜的第二绝缘膜，就能够使由双大马士革工艺形成的多层互连结构中发生的信号延迟最小化。
通过下面结合附图的详细描述，本发明的其他目的、特征和优点将会更加清楚。
图2说明了本发明原理。
图3A-3C示出了根据本发明第一实施例的半导体器件的制造方法。
图4A-4F示出了根据本发明第二实施例的半导体器件的制造方法。
图5A-5E示出了根据本发明第三实施例的半导体器件的制造方法。
图6A-6E示出了根据本发明第四实施例的半导体器件的制造方法。
图7A-7E示出了根据本发明第五实施例的半导体器件的制造方法。
图8A-8E示出了根据本发明第六实施例的半导体器件的制造方法。
图9A-9D示出了根据本发明第七实施例的具有SAC结构的半导体器件的制造方法。
参见图2，标为SOD-SiO2的实验点表示对于SOG[旋涂玻璃(spin-on-glass)]的结果，而标为P-SiO2的实验点表示对于由等离子体CVD工艺形成的SiO2膜的结果。应注意这些SiO2膜具有较大的特定介电常数，为4.0或更大。
另外，图2中标为HSQ的实验点表示对于以Si-H形式将氢原子(H)混入其中的SiO2膜的结果。上述由HSQ表示的SiO2膜具有低介电常数2.8-2.9。另外，图2中标为SiN的实验点表示根据所述用于SiO2膜的配方对由等离子体CVD工艺形成的SiN膜进行干法蚀刻处理的情况。应注意，SiN膜具有较大的特定介电常数，达到8.0。
参见图2，应注意，上述实验点中的SiO2膜基本上没有C，并且其特征是C浓度为0wt％。可以看出，SOG膜(SOD-SiO2)和等离子体-CVD SiO2膜是以超过400nm/min的速率蚀刻的，而等离子体-CVD SiN膜(P-SiN)的蚀刻速率降为20-30nm/min。这样，在等离子体-CVDSiN膜与SOG膜之间或在等离子体-CVD SiN膜与等离子体-CVD SiO2膜之间获得了十(10)或更多倍(factor)的蚀刻选择性。另一方面，当在图1F所示的多层互连结构中使用这样一种SiN膜时，抵消了低介电层间绝缘膜的有益效果，这是因为其具有较大的特定介电常数。
同时，本发明的发明人发现，在将蚀刻SiO2膜的干法蚀刻配方(recipe)应用到以SiOCH形式在SiO2中包含C(碳)的低介电绝缘膜的实验中，蚀刻速率降到100nm/min以下，条件是该膜中的C浓度约为25wt％。对于SiOCH膜的结果在图2中表示为“混合物1”。另外发现，当该膜中的C浓度增加至55wt％时，蚀刻速率进一步减小到低于10nm/min，如图2中“混合物2”所示。应注意，蚀刻速率的这些值与利用所述用于蚀刻SiO2膜的配方对等离子体-CVD SiN进行干法蚀刻处理的情况下的蚀刻速率是相当的或甚至更小一些。
应注意，图2的实验中使用的SiOCH膜是市售的旋涂膜，并且可以买到具有各种C浓度水平的膜。另外，可以通过等离子体CVD工艺形成SiOCH膜。
在这样一种以SiOCH组分形式在SiO2结构中包含C的SiOCH膜中，Si原子与CHx基团相键合，因而，该膜中包含Si-C键。图2的结果表明，随着膜中Si-C键比例的增加，利用蚀刻SiO2膜的配方所进行的SiO2膜的蚀刻速率急剧下降。
因而，图2的结果表明，能够将包含55wt％的C并表示为“混合物2”的SiO2膜用作取代SiN膜的低介电蚀刻阻止膜。第一实施例图3A-3C示出了根据本发明第一实施例的半导体器件的制造方法。
参见图3A，在衬底1上形成第一绝缘膜2，并在第一绝缘膜上形成第二绝缘膜3，以形成半导体器件的一部分。
接着，在图3B的步骤中，在第二绝缘膜3中形成开口3A，并在图3C的步骤中在第一绝缘膜2中形成与开口3A对准的开口2A，这是通过应用干法蚀刻工艺来完成的，其中采用了用于蚀刻第一绝缘膜的配方并将第二绝缘膜3用作硬掩模。
下面的表1表明用作上述第一和第二绝缘膜2和3的材料的可能组合。
表1

参见表1，可以看出，在第一绝缘膜2由有机绝缘膜形成以及第一绝缘膜2由包含C的SiO2膜形成的情况下(排除第一绝缘膜2由SiO2、SiN或HSQ形成的情况)，当HSQ层用作硬掩模3时，可以将绝缘膜3用作硬掩模来形成绝缘膜2的图形。
从上面表1中，还应注意，在采用相应的蚀刻配方使SiO2膜、SiN膜、无机绝缘膜例如HSQ膜和包含C的SiO2膜中的任何一个形成图形的过程中，可以将芳香族有机绝缘膜用作有效的硬掩模3。
另外，表1表明，在第一绝缘膜2由例如SiO2、SiN或HSQ的无机绝缘膜形成的情况下或在第一绝缘膜2由有机膜形成的情况下，包含C的SiO2膜可以用作有效的硬掩模。即使在第二绝缘膜3也由包含C的SiO2膜形成的情况下，包含C的SiO2膜也能用作有效的硬掩模，条件是绝缘膜2和3之间的C浓度的变化使得能够获得所需的选择性蚀刻比大于5。
再参见图2示出的关系，可以看出，当采用用于蚀刻SiO2膜的配方对第一绝缘膜2进行干法蚀刻处理时，只要将第一绝缘膜2中的C浓度设置为25wt％或更少一些并将第二绝缘膜3中的C浓度设置为55wt％或更少一些，则可以在第一和第二绝缘膜2和3之间实现所需的选择性蚀刻。
在图3C的结构中，由于将低介电材料用作绝缘膜2和3，即使在开口2A中形成低电阻导体图形的情况下，也可以避免杂散电容增加的问题。
在第一绝缘膜2和第二绝缘膜3由包含C的SiO2膜形成的情况下，可以通过在同一反应室内顺序地并连续地进行CVD处理，在图3A的步骤中顺序地并连续地淀积绝缘膜2和3。从而，有效地实现形成多层互连结构的过程。第二实施例图4A-4F示出了根据本发明第二实施例的具有多层互连结构的半导体器件的制造方法，其中与前面描述的部件相对应的那些部件用相同的标记表示，并省略了描述。
参见图4A，该步骤对应于前面描述的图1A的步骤，在衬底10上形成类似于图1A的多层结构，不同之处在于，图4A的结构使用由包含C(浓度约为55wt％)的SiOCH制成的蚀刻阻止膜23、25和27来取代蚀刻阻止膜13、15和17。
接着，在图4B的步骤中，采用用于蚀刻SiN膜的蚀刻配方，将光刻胶图形18用作掩模对SiOCH膜27进行干法蚀刻处理，在SiOCH膜27中形成一个对应于光刻胶开口18A的开口。应注意，光刻胶开口18A对应于要在多层互连结构中形成的接触孔。在形成SiOCH膜27中的开口后，去除光刻胶图形18，并将SiOCH膜27用作硬掩模对SiOCH膜27下面的层间绝缘膜16进行干法蚀刻处理，以在其中形成一个对应于光刻胶开口18A的开口16A。也可以在将光刻胶图形18留在SiOCH膜27上的情况下进行形成开口16A的步骤。
接着，在图4C的步骤中，在图4B的结构上形成光刻胶膜19，并在步骤4D中对这样形成的光刻胶膜19进行光刻处理，以形成一个与要形成在多层互连结构中的互连沟槽相对应的光刻胶开口19A。作为形成光刻胶开口19A的结果，包括形成在层间绝缘膜16中的开口16A的SiOCH膜27的一部分被露出。应注意，该开口16A露出了位于其底部的SiOCH膜25的上表面。
接着，在图4E的步骤中，将在光刻胶开口19A处露出的SiOCH膜27的部分去除，这是通过采用用于蚀刻SiN膜的蚀刻配方，将光刻胶图形19用作掩模进行干法蚀刻处理来完成的。通过进行干法蚀刻处理，同时去除在开口16A底部露出的SiOCH膜25，并且在光刻胶开口19A处露出层间绝缘膜25。另外，在开口16A处露出层间绝缘膜14。
接着，在图4E的步骤中，根据SiO2膜的蚀刻配方对这样获得的结构进行干法蚀刻处理，在层间绝缘膜16中形成对应于光刻胶开口19A并因而对应于要形成的互连沟槽图形的开口16B。在形成开口16B的同时，在层间绝缘膜14中形成对应于要形成的接触孔的开口14A。
接着，在图4F的步骤中，通过采用用于蚀刻SiN的蚀刻配方的干法蚀刻处理，将层间绝缘膜16上的SiOCH膜27连同在开口16B处露出的SiOCH膜25以及在开口14A处露出的SiOCH膜23去除。
用导电层例如Cu来填充由开口16B这样形成的互连沟槽和由开口14A这样形成的接触孔。通过用CMP工艺来去除位于层间绝缘膜16上的Cu层，获得图4F中示出的导体图形20，该导体图形与下面的互连图形12A在接触孔14A处形成电接触。
在本实施例中，最好使用低介电无机膜例如掺F的SiO2膜、HSQ膜例如SiOH膜或多孔膜作为层间绝缘膜14和16。或者，可以将有机SOG膜或芳香族有机膜用作低介电层间绝缘膜14和16。当然，可以将CVD-SiO2膜或SOG膜用作层间绝缘膜14和16。
通过将低介电有机膜或无机膜用作层间绝缘膜14和16，可以降低多层互连结构的总的介电常数，并提高半导体器件的运行速度。
应注意，可以通过旋涂工艺或等离子体CVD工艺来形成SiOCH膜23、25和27。如果在图4A的步骤中用等离子体CVD工艺来形成SiOCH膜23、25和27，就可以利用形成其他膜14和16的工艺来连续形成膜23、25和27，而不用将衬底从等离子体CVD装置中取出到外界环境中。
在用旋涂工艺形成SiOCH膜23、25和27的情况下，可以通过将这些膜与SOG膜相结合来实现较大的蚀刻选择性，如参照图2所解释的。该特征将被用于群集(clustered)硬掩模工艺，后面将对其进行描述。第三实施例图5A-5E示出了根据本发明第三实施例的半导体器件的制造方法，其中与前面描述的部件相对应的那些部件用相同的标记表示，并省略了描述。
参见对应于图4A步骤的图5A，通过顺序地淀积SiOCH膜23、层间绝缘膜14、SiOCH膜25、层间绝缘膜16和SiOCH膜27，在设置于Si衬底上的层间绝缘膜11上的互连层12上形成分层结构。另外，在这样形成的分层结构上形成光刻胶图形18，其中该光刻胶图形18具有对应于要在多层互连结构中形成的接触孔的光刻胶开口18A，类似于前面描述的实施例。
接着，在图5B的步骤中，将光刻胶图形18用作掩模，采用用于蚀刻SiN膜的蚀刻配方，使SiOCH膜27形成图形，以形成一个对应于光刻胶开口18A的开口(未示出)。
当这样形成的光刻胶开口18A露出下面的层间绝缘膜16时，采用用于蚀刻SiO2膜的配方对露出的绝缘膜16进行蚀刻处理，其中持续进行该蚀刻处理，直到露出SiOCH膜25为止。从而，在层间绝缘膜16中形成了一个对应于光刻胶开口18A的开口。
然后采用用于蚀刻SiN膜的蚀刻配方对这样露出的SiOCH膜25进行处理，在SiOCH膜25中形成一个对应于光刻胶开口18A的开口，以露出下面的层间绝缘膜14。然后采用用于蚀刻SiO2膜的蚀刻配方，对这样露出的层间绝缘膜14进行蚀刻处理，在层间绝缘膜14中形成一个对应于前述的光刻胶开口18A的开口14A。应注意，这样形成的开口14A顺序穿过SiOCH膜27、层间绝缘膜16、SiOCH膜25和层间绝缘膜14，并在其底部露出SiOCH膜23。
接着，在图5C的步骤中，去除光刻胶18并在图5B的结构上新设置光刻胶膜19以填充开口14A。然后在图5D的步骤中利用光刻图形工艺，在这样形成的光刻胶膜19上形成图形，在光刻胶膜19中形成与要在多层互连结构中形成的互连沟槽相对应的光刻胶开口19A。
接着，在图5E的步骤中，将这样形成的带有光刻胶开口19A的光刻胶膜19用作掩模，并采用用于蚀刻SiN膜的蚀刻配方对SiOCH膜27进行干法蚀刻处理。从而，在SiOCH膜27中形成一个对应于光刻胶开口19A的开口，以露出下面的层间绝缘膜16。另外，去除光刻胶图形19，并采用用于蚀刻SiO2膜的蚀刻配方，将SiOCH膜27用作掩模，通过干法蚀刻工艺去除被形成在SiOCH膜27中的开口所露出的层间绝缘膜16。结果，在层间绝缘膜16中形成对应于要在多层互连结构中形成的互连沟槽的开口16A，与光刻胶开口19A相对应。
SiOCH膜25一露出，用于形成开口16A的干法蚀刻处理则自动停止，然后去除露出的SiOCH膜27、25和23。通过用导电层例如Cu层来填充开口16A和14A，获得前面参照图4F说明的多层互连结构。
在本实施例中，同样，可以将掺F的SiO2膜、HSQ膜例如SiOH膜或芳香族的低介电有机绝缘膜用作层间绝缘膜14和16，从而减小多层互连结构的总的介电常数。结果，具有这样一种多层互连结构的半导体器件的运行速度提高了。第四实施例图6A-6E示出了根据本发明第四实施例的半导体器件的制造方法，其中与前面描述的部件相对应的那些部件用相同的标记表示，并省略了描述。
参见图6A，图6A的步骤与图4A或图5A的过程基本上相同，通过在互连层12上顺序地淀积SiOCH膜23、层间绝缘膜14、SiOCH膜25、层间绝缘膜16和SiOCH膜27，在设置于Si衬底10上的层间绝缘膜11上的互连层12上形成分层结构。另外，在该分层结构上设置带有光刻胶开口28A的光刻胶图形28，该开口对应于要在多层互连结构中形成的互连沟槽。
接着，在图6B的步骤中，将光刻胶图形28用作掩模，根据一种用于蚀刻SiN膜的蚀刻配，对SiOCH膜27进行蚀刻处理。结果，在SiOCH膜27中形成一个开口(未示出)，对应于前面所述的光刻胶开口28A，以致于该开口露出位于SiOCH膜27下面的层间绝缘膜16。于是，根据一种用于蚀刻SiO2膜的蚀刻配方，对这样露出的层间绝缘膜16进行蚀刻处理，在层间绝缘膜16中形成一个对应于光刻胶开口28A，并因而对应于要形成的互连沟槽的开口16A，以露出SiOCH膜25。
接着，在图6C的步骤中，去除光刻胶膜28，并在图6B的结构上形成新的光刻胶膜29，使得该光刻胶膜29填充开口16A。另外，在图6D的步骤中通过光刻工艺在光刻胶膜29上形成图形，从而在光刻胶膜29中形成光刻胶开口29A，对应于要形成的接触孔。
接着，在图6E的步骤中，将这样形成的具有光刻胶开口29A的光刻胶膜29用作掩模，并采用一种用于蚀刻SiN膜的配方，对SiOCH膜25进行干法蚀刻处理，以去除SiOCH膜25的露出的部分。从而，在SiOCH膜25中形成一个对应于光刻胶开口29A的开口，以露出下面的层问绝缘膜14。
在去除光刻胶膜29后，将SiOCH膜27和SiOCH膜25用作硬掩模，并采用一种用于蚀刻SiO2膜的蚀刻配方，对层间绝缘膜14进行干法蚀刻处理。结果，在层问绝缘膜14中形成开口14A，对应于光刻胶开口29A，并因而对应于要在多层互连结构中形成的接触孔。
SiOCH膜23一露出，用于形成开口14A的干法蚀刻处理则自动停止。在露出SiOCH膜23后，同时去除SiOCH膜23的露出的部分和SiOCH膜27和25的露出的部分，并用导电层例如Cu层来填充开口16A和开口14A。从而，获得参照图4F说明的多层互连结构。
在本实施例中，同样，可以使用低介电无机绝缘膜例如掺F的SiO2膜、HSQ膜例如SiOH膜或多孔膜、或有机SOG膜、或芳香族的低介电有机绝缘膜中的任何一种。本实施例的多层互连结构具有减小了的总介电常数这样一个有益的特征，并且具有该多层互连结构的半导体器件的运行速度提高了。第五实施例图7A-7E示出了根据本发明第五实施例的半导体器件的制造方法，其中与前面描述的部件相对应的那些部件用相同的标记表示，并省略了描述。
参见图7A，通过顺序地淀积SiOCH膜23、层间绝缘膜14和SiOCH膜25，在设置于Si衬底10上的层间绝缘膜11上的互连层12上形成分层结构。另外，在前面所述的SiOCH膜25上形成光刻胶图形31，其中形成带有光刻胶开口31A的光刻胶图形31，所述开口对应于要在多层互连结构中形成的接触孔。
应注意，光刻胶开口31A露出SiOCH膜25，并在图7B的步骤中采用一种用于蚀刻SiN膜的蚀刻配方对SiOCH膜25进行干法蚀刻处理。结果，在SiOCH膜25中形成一个对应于光刻胶开口31A的开口25A。
接着，在图7B的步骤中，在SiOCH膜25上淀积层间绝缘膜16，以填充开口25A，再在层间绝缘膜16上淀积SiOCH膜27。
接着，在图7C的步骤中，将光刻胶膜32涂敷到SiOCH膜27上，并在图7D的步骤中用光刻图形工艺在光刻胶膜32中形成图形。结果，在多层互连结构中形成一个对应于要形成的互连沟槽的开口32A。
接着，在图7E的步骤中，将光刻胶膜32用作掩模，并采用一种用于蚀刻SiN膜的干法蚀刻配方，对开口32A处露出的SiOCH膜27进行干法蚀刻处理。继续进行于法蚀刻处理，直到露出下面的层间绝缘膜16。
接着，采用一种用于蚀刻SiO2膜的蚀刻配方，对层间绝缘膜16进行蚀刻，从而在层间绝缘膜16中形成一个开口16A，对应于光刻胶开口32A，并从而对应于要形成的互连沟槽。应注意，SiOCH膜25一露出，层间绝缘膜16A的干法蚀刻处理则在该SiOCH膜25形成的部分停止，而干法蚀刻处理在膜25中形成开口25A的部分继续进行至层间绝缘膜14中。结果，在层间绝缘膜14中形成开口14A，对应于开口25A，并从而对应于要在多层互连结构中形成的接触孔。
应注意，SiOCH膜23一露出，用于形成开口14A的干法蚀刻处理则停止。于是，去除SiOCH膜27、25和23，并用导电层例如Cu层来填充开口16A和14A。从而获得图4F所示的多层互连结构。
在本实施例中，同样，可以使用低介电无机绝缘膜例如掺F的SiO2膜、HSQ膜例如SiOH膜或多孔膜、或有机SOG膜、或芳香族的低介电有机绝缘膜。本实施例的多层互连结构具有减小的总介电常数，并且具有这样一种多层互连结构的半导体器件的运行速度提高了。第六实施例图8A-8E示出了根据本发明第六实施例的半导体器件的制造方法，其中本实施例的多层互连结构使用一种所谓的集成硬掩模。在附图中，与前面描述的部件相对应的那些部件用相同的标记表示，并省略了描述。
在本实施例中，该方法从图8A的步骤开始，在该步骤中，在其中包括互连图形12A的互连层12上形成分层结构，这是通过顺序淀积SiOCH膜23、层间绝缘膜14、SiOCH膜25、层间绝缘膜16和SiOCH膜27来完成的，类似于其他的实施例，并且通过等离子体CVD工艺或通过旋涂工艺再在SiOCH膜27上淀积SiO2膜32。另外，在SiO2膜32上形成光刻胶图形18，使得光刻胶图形18包括对应于要在多层互连结构中形成的接触孔的光刻胶开口18A。应注意，SiOCH膜27和SiO2膜32用作硬掩模，并一起形成了所谓的群集硬掩模结构。
在图8A的步骤中，还将光刻胶膜18用作掩模，采用一种用于蚀刻SiO2膜的蚀刻配方再对SiO2膜32进行干法蚀刻，从而在SiO2膜32中形成一个对应于光刻胶开口18A的开口。在SiO2膜中这样形成的开口露出下面的SiOCH膜27。
接着，将蚀刻配方改变为一种用于蚀刻SiN膜的配方，并在图8A的步骤中利用该新的蚀刻配方对SiOCH膜27的露出的部分进行干法蚀刻处理。结果，在SiOCH膜27中形成对应于光刻胶开口18A的开口27A，其中开口27A露出层间绝缘膜16，如图8B中所示。
在图8B的步骤中形成开口27A后，去除光刻胶图形18并在SiO2膜32上设置光刻胶图形19，以致于光刻胶开口19A露出SiO2膜32，与要形成在多层互连结构中的互连沟槽的图形相一致。在图8C的步骤中，通过采用用于蚀刻SiO2膜的干法蚀刻配方进行干法蚀刻处理来去除SiO2膜32的露出的部分。
在图8C的上述干法蚀刻处理中，SiOCH膜27用作蚀刻停止膜，而形成在SiO2膜32中的对应于光刻胶开口19A的开口32A露出SiOCH膜27，如图8C中所示。
在图8C的步骤中，应注意，在SiO2膜32的干法蚀刻处理的同时，干法蚀刻处理继续进行到开口27A处的层间绝缘膜16中，从而在层间绝缘膜16中形成对应于开口27A的开口16A。在该过程中，应注意，SiOCH膜27用作硬掩模。作为干法蚀刻处理的结果，SiOCH膜25在开口16A处露出。
接着，在图8D的步骤中，将蚀刻配方改变为一种用于蚀刻SiN膜的蚀刻配方，并同时去除在开口32A处露出的SiOCH膜27和在开口16A处露出的SiOCH膜25。结果，在开口32A处露出层间绝缘膜16，而在开口16A处露出层间绝缘膜14。
接着，在图8E的步骤中，将蚀刻配方改变为一种用于蚀刻SiO2膜的蚀刻配方，并通过采用该用于蚀刻SiO2膜的新蚀刻配方进行干法蚀刻处理来去除在开口32A处露出的层间绝缘膜16和在开口16A处露出的层间绝缘膜14。结果，形成了带有开口16B的层间绝缘膜16，该开口16B对应于开口19A并因而对应于要形成的互连沟槽。同时，形成带有开口14A的层间绝缘膜14，该开口14A对应于光刻胶开口18A，并因而对应于要形成的接触孔。
另外，去除图8E的结构中的SiOCH膜27和SiOCH膜25及SiOCH膜23的露出的部分，并用导体层例如Cu层填充这样获得的开口16A和开口14A。由此获得参照图4F说明的多层互连结构。
应注意，本实施例在图8C的步骤中利用了用作第一硬掩模的SiO2膜32与用作第二硬掩模的SiOCH膜27的蚀刻速率之间的差别。因此，通过将旋涂SOG膜用作硬掩模32并将旋涂SiOCH膜用作硬掩模27，可以实现硬掩模32与硬掩模27之间的很大的蚀刻速率选择性，如从前面说明的图2以及下面表2中可以看出的。
表2

参见表2，例1表示一种典型的传统情况，其中将CVD-SiO2膜用作第一硬掩模(HM1)32，并结合将CVD-SiN膜用作第二硬掩模(HM2)27；而例2表示本实施例，其中将SOG膜(SOD-SiO2)用作第一硬掩模(HM1)32，并结合将SiOCH膜(SOD-混合物)用作第二硬掩模(HM2)27。
从表2中可以看出，在将CVD-SiN膜用作第二硬掩模27并将CVD-SiO2膜用作第一硬掩模32的传统的情况下，所能达到的蚀刻选择比仅为17。另一方面，在将SOG用作第一硬掩模32并将具有图2所示混合物2的成分的SiOCH膜用作第二硬掩模27的情况下，蚀刻选择比可以高达100。
另外，表2表明，在将SOG膜用作蚀刻阻止膜来对SiOCH膜进行干法蚀刻时，可以获得约为13的蚀刻选择性，该蚀刻选择性值大于在将CVD-SiO2膜用作蚀刻阻止膜来对CVD-SiN膜进行干法蚀刻的传统情况下所获得的蚀刻选择性，后者约为4.8。应注意，在采用一种用于SiN膜的蚀刻配方对SiOCH膜进行干法蚀刻处理的情况下的蚀刻速率，比采用相同蚀刻配方对等离子体-CVD膜进行干法蚀刻的情况下的蚀刻速率稍大，条件是该SiOCH膜具有混合物2的成分。
应注意，通过旋涂工艺这样形成的SiOCH膜27可以覆盖下面的层间绝缘膜16，而不会在膜17与层间绝缘膜16之间的界面上形成缺陷。
在本实施例中，同样，可以将各种低介电无机膜例如掺F的SiO2膜、HSQ膜包括SiOH膜或多孔膜、或有机SOG膜、或芳香族的低介电有机绝缘膜用作层间绝缘膜14和16。从而减小多层互连结构的总介电常数，并且提高半导体器件的运行速度。
应注意，本实施例的群集硬掩模结构的上部硬掩模层32不限于SiO2膜，也可以使用具有较低C浓度水平的SiOCH膜。第七实施例下面，将参照图9A-9D描述根据本发明第七实施例的具有SAC(自对准接触)结构的半导体器件的制造方法。
参见图9A，在一个通过热氧化工艺搀杂为p型或n型的Si衬底41上形成一个栅极氧化膜42，并通过CVD工艺在栅极氧化膜42上形成一个多晶硅膜43。另外，通过旋涂工艺在多晶硅膜43上形成前面所说明的SiOCH膜44。
接着，在图9B的步骤中，利用光刻图形工艺，在SiOCH膜44和下面的多晶硅膜43中形成图形，在衬底41上形成彼此相邻的多晶硅电极43A和43B。作为在SiOCH膜44中形成图形的结果，在作为上述的SiOCH膜44的图形形成处理结果的多晶硅栅极43A和43B上形成SiOCH图形44E和44F。
在图9B的步骤中，将栅极43A和43B用作自对准掩模来对Si衬底41进行离子植入处理，从而在衬底41中形成与栅极43A和43B邻近的扩散区(未示出)。另外，通过CVD工艺设置另一个SiOCH膜，以覆盖包括SiOCH图形44E和44F的栅极43A和43B，并采用用于蚀刻SiN膜的蚀刻配方对这样淀积的SiOCH膜进行回蚀处理(etch-back process)。结果，形成了栅极43A，该栅极43A在其侧壁具有由SiOCH形成的侧壁绝缘膜44A和44B。类似地，形成栅极43B，该栅极43B在其侧壁具有由SiOCH形成的侧壁绝缘膜44C和44D。
接着，通过等离子体CVD工艺在Si衬底41上淀积SiO2膜45，以覆盖上述栅极43A和43B，这些栅极43A和43B包括插入的SiOCH膜44A-44F。
接着，在图9C的步骤中，通过采用用于蚀刻SiO2膜的蚀刻配方对SiO2膜45进行干法蚀刻，在SiO2膜45中形成接触孔45A，以露出形成在栅极43A和栅极43B之间的扩散区。从而，这样一种干法蚀刻处理使得栅极43A和43B上的SiOCH侧壁绝缘膜44A-44F露出，其中，由于参照图2说明的蚀刻处理的选择性，侧壁绝缘膜44A-44F一露出，干法蚀刻处理则自动停止。
另外，在图9D的步骤中，在SiO2膜上设置电极46，以覆盖接触孔45A。
与将SiN用作蚀刻阻止膜的传统情况相比，根据本实施例，可以在图9C的步骤中提高SiOCH蚀刻阻止膜44A-44F中的任何一个SiOCH蚀刻阻止膜与SiO2膜45之间的干法蚀刻处理的选择性，并且成功地消除蚀刻阻止膜44A-44F厚度减小的问题和相关的栅极漏电流问题。由于蚀刻阻止膜44A-44F的介电常数非常小，因此，本实施例的半导体器件的运行速度提高了。
另外，本发明不限于前面所述的实施例，在不偏离本发明范围的情况下，可以作出各种变动和修改。工业实用性根据本发明，可以通过将低介电绝缘膜用作蚀刻阻止膜或硬掩模来减小多层互连结构的总介电常数，并提高半导体器件的运行速度。另外，这样一种低介电蚀刻阻止膜可以用于具有SAC结构的半导体器件。
权利要求书(按照条约第19条的修改)1.(修改)一种制造半导体器件的方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜；在第二绝缘膜中形成图形，以在其中形成一个开口；和将所述第二绝缘膜用作一个蚀刻掩模来蚀刻所述第一绝缘膜，其中，将一低介电膜用作所述第二绝缘膜，并且所述第二绝缘膜包括一包含C的SiO2膜。
2.(删除)3.(删除)4.(删除)5.(修改)如权利要求1所述的方法，其中，所述第二绝缘膜包含的C的浓度使得所述第二绝缘膜对于一种用于蚀刻所述第一绝缘膜的蚀刻配方具有蚀刻选择性。
6.如权利要求5所述的方法，其中，所述C的浓度被选择成当采用用于蚀刻所述第一绝缘膜的所述蚀刻配方时，所述第二绝缘膜的蚀刻速率为所述第一绝缘膜的蚀刻速率的1/5或更小一些。
7.(修改)如权利要求1所述的方法，其中，所述第二绝缘膜中包含的C的浓度超过约25wt％。
8.(修改)如权利要求1所述的方法，其中，所述第二绝缘膜中包含的C的浓度约为55wt％。
9.如权利要求1所述的方法，其中，所述第一绝缘膜包括有机绝缘膜，而所述第二绝缘膜包括氢倍半硅氧烷膜。
10.(修改)如权利要求1所述的方法，其中，所述第一绝缘膜包括有机绝缘膜。
11.(修改)如权利要求1所述的方法，其中，所述第一绝缘膜包括无机绝缘膜。
12.(删除)
13.(删除)14.(删除)15.(删除)16.(删除)17.(修改)一种制造半导体器件的方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜；在第二绝缘膜中形成图形，以在其中形成一个开口；和将所述第二绝缘膜用作一个蚀刻掩模来蚀刻所述第一绝缘膜，其中，将一低介电膜用作所述第二绝缘膜，并且所述第一绝缘膜包括一含C的SiO2膜。
18.如权利要求17所述的方法，其中，所述第一绝缘膜包含的C的浓度使得所述第一绝缘膜对于一种用于蚀刻所述第二绝缘膜的蚀刻配方具有蚀刻选择性。
19.如权利要求18所述的方法，其中，所述C的浓度被选择成当采用用于蚀刻所述第二绝缘膜的所述蚀刻配方时，所述第一绝缘膜的蚀刻速率为所述第二绝缘膜的蚀刻速率的1/5或更小一些。
20.如权利要求17所述的方法，其中，所述第一绝缘膜中包含的C的浓度超过约25wt％。
21.如权利要求17所述的方法，其中，所述第一绝缘膜中包含的C的浓度约为55wt％。
22.(修改)一种制造半导体器件的方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜；在第二绝缘膜中形成图形，以在其中形成一个开口；和将所述第二绝缘膜用作一个蚀刻掩模来蚀刻所述第一绝缘膜，其中，将一低介电膜用作所述第二绝缘膜，并且所述第一绝缘膜包括一含C的SiO2膜，并且所述第二绝缘膜包括一含C的SiO2膜。
23.如权利要求22所述的方法，其中，所述第一和第二绝缘膜各自包含的C的浓度被选择成使得所述第二绝缘膜对于一种用于蚀刻所述第一绝缘膜的蚀刻配方具有蚀刻选择性。
24.如权利要求23所述的方法，其中，所述第一和第二绝缘膜的所述C的浓度被选择成当采用用于蚀刻所述第一绝缘膜的所述蚀刻配方时，所述第二绝缘膜的蚀刻速率为所述第一绝缘膜的蚀刻速率的1/5或更小一些。
25.如权利要求1所述的方法，其中，所述第一和第二绝缘膜是在一个共同的淀积装置中顺序形成的。
26.(修改)一种半导体器件，包括衬底；和设置在所述衬底上的多层互连结构，所述多层互连结构包括具有第一开口的层间绝缘膜；设置在所述层问绝缘膜上的蚀刻阻止膜，该蚀刻阻止膜具有一个与所述第一开口对准的第二开口；和填充所述第一和第二开口的导体图形，其中，所述蚀刻阻止膜是由低介电膜形成的，并且所述蚀刻阻止膜包括一含C的SiO2膜。
27.(删除)28.(删除)29.(删除)30.(修改)如权利要求26所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度超过约25wt％。
31.(修改)如权利要求26所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％。
32.(修改)如权利要求26所述的半导体器件，其中，所述层间绝缘膜选自由SiO2膜和氢倍半硅氧烷膜构成的组。
33.如权利要求26所述的半导体器件，其中，所述层间绝缘膜包括有机绝缘膜，而所述蚀刻阻止膜包括氢倍半硅氧烷膜。
34.如权利要求26所述的半导体器件，其中，所述层间绝缘膜包括有机绝缘膜，而所述蚀刻阻止膜包括一其中含C的SiO2膜。
35.如权利要求34所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度超过约25wt％。
36.如权利要求34所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％。
37.如权利要求26所述的半导体器件，其中，所述层间绝缘膜和所述蚀刻阻止膜由含C的SiO2膜形成，其各自包含的C的浓度被选择成对于一种用于蚀刻所述层间绝缘膜的蚀刻配方，所述蚀刻阻止膜的蚀刻速率为所述层间绝缘膜的蚀刻速率的1/5或更小一些。
38.如权利要求37所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％，而所述层间绝缘膜包含的C的浓度约为25wt％或更少一些。
39.(修改)一种半导体器件，包括衬底；形成在所述衬底上的一对图形；和形成在所述图形对之间的接触孔，所述图形中的每一个上具有侧壁绝缘膜，并且其中，所述接触孔由所述图形的所述侧壁绝缘膜限定，所述侧壁绝缘膜包括具有低介电常数的材料，所述侧壁绝缘膜包括一其中含C的SiO2膜。
40.(删除)41.(修改)如权利要求39所述的半导体器件，其中，所述侧壁绝缘膜包含的C的浓度超过约25wt％。
42.(修改)如权利要求39所述的半导体器件，其中，所述侧壁绝缘膜包含的C的浓度约为55wt％。
权利要求
1.一种制造半导体器件的方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜；在第二绝缘膜中形成图形，以在其中形成一个开口；和将所述第二绝缘膜用作一个蚀刻掩模来蚀刻所述第一绝缘膜，其中，将一低介电膜用作所述第二绝缘膜。
2.如权利要求1所述的方法，其中，所述第一绝缘膜包括无机绝缘膜，而所述第二绝缘膜包括有机绝缘膜。
3.如权利要求2所述的方法，其中，所述第一绝缘膜选自由SiO2膜、SiN膜和氢倍半硅氧烷膜构成的组。
4.如权利要求1所述的方法，其中，所述第一绝缘膜包括无机绝缘膜，而所述第二绝缘膜包括一包含C的SiO2膜。
5.如权利要求4所述的方法，其中，所述第二绝缘膜包含的C的浓度使得所述第二绝缘膜对于一种用于蚀刻所述第一绝缘膜的蚀刻配方具有蚀刻选择性。
6.如权利要求5所述的方法，其中，所述C的浓度被选择成当采用用于蚀刻所述第一绝缘膜的蚀刻配方时，所述第二绝缘膜的蚀刻速率为所述第一绝缘膜的蚀刻速率的1/5或更小一些。
7.如权利要求4所述的方法，其中，所述第二绝缘膜中包含的C的浓度超过约25wt％。
8.如权利要求4所述的方法，其中，所述第二绝缘膜中包含的C的浓度约为55wt％。
9.如权利要求1所述的方法，其中，所述第一绝缘膜包括有机绝缘膜，而所述第二绝缘膜包括氢倍半硅氧烷膜。
10.如权利要求1所述的方法，其中，所述第一绝缘膜包括有机绝缘膜，而所述第二绝缘膜包括有机绝缘膜。
11.如权利要求1所述的方法，其中，所述第一绝缘膜包括有机绝缘膜，而所述第二绝缘膜包括一含C的SiO2膜。
12.如权利要求11所述的方法，其中，所述第二绝缘膜包含的C的浓度使得所述第二绝缘膜对于一种用于蚀刻所述第一绝缘膜的蚀刻配方具有蚀刻选择性。
13.如权利要求12所述的方法，其中，所述C的浓度被选择成当采用用于蚀刻所述第一绝缘膜的所述蚀刻配方时，所述第二绝缘膜的蚀刻速率为所述第一绝缘膜的蚀刻速率的1/5或更小一些。
14.如权利要求11所述的方法，其中，所述第二绝缘膜中包含的C的浓度超过约25wt％。
15.如权利要求11所述的方法，其中，所述第二绝缘膜中包含的C的浓度约为55wt％。
16.如权利要求11所述的方法，其中，所述第二绝缘膜包括氢倍半硅氧烷膜。
17.如权利要求1所述的方法，其中，所述第一绝缘膜包括一含C的SiO2膜，而其中所述第二绝缘膜包括有机绝缘膜。
18.如权利要求17所述的方法，其中，所述第一绝缘膜包含的C的浓度使得所述第一绝缘膜对于一种用于蚀刻所述第二绝缘膜的蚀刻配方具有蚀刻选择性。
19.如权利要求18所述的方法，其中，所述C的浓度被选择成当采用用于蚀刻所述第二绝缘膜的所述蚀刻配方时，所述第一绝缘膜的蚀刻速率为所述第二绝缘膜的蚀刻速率的1/5或更小一些。
20.如权利要求17所述的方法，其中，所述第一绝缘膜中包含的C的浓度超过约25wt％。
21.如权利要求17所述的方法，其中，所述第一绝缘膜中包含的C的浓度约为55wt％。
22.如权利要求1所述的方法，其中，所述第一绝缘膜包括一其中含C的SiO2膜，而所述第二绝缘膜包括一其中含C的SiO2膜。
23.如权利要求22所述的方法，其中，所述第一和第二绝缘膜各自含的C的浓度被选择成使得所述第二绝缘膜对于一种用于蚀刻所述第一绝缘膜的蚀刻配方具有蚀刻选择性。
24.如权利要求23所述的方法，其中，所述第一和第二绝缘膜的所述C的浓度被选择成当采用用于蚀刻所述第一绝缘膜的所述蚀刻配方时，所述第二绝缘膜的蚀刻速率为所述第一绝缘膜的蚀刻速率的1/5或更小一些。
25.如权利要求1所述的方法，其中，所述第一和第二绝缘膜是在一个共同的淀积装置中顺序形成的。
26.一种半导体器件，包括衬底；和设置在所述衬底上的多层互连结构，所述多层互连结构包括具有第一开口的层间绝缘膜；设置在所述层间绝缘膜上的蚀刻阻止膜，该蚀刻阻止膜具有一个与所述第一开口对准的第二开口；和填充所述第一和第二开口的导体图形，其中，所述蚀刻阻止膜是由低介电膜形成的。
27.如权利要求26所述的半导体器件，其中，所述层间绝缘膜包括无机绝缘膜，并且其中所述的蚀刻阻止膜包括有机绝缘膜。
28.如权利要求26所述的半导体器件，其中，所述无机层间绝缘膜选自由SiO2膜、SiN膜和氢倍半硅氧烷膜构成的组。
29.如权利要求26所述的半导体器件，其中，所述的第一层间绝缘膜包括无机绝缘膜，而所述蚀刻阻止膜包括一其中含C的SiO2膜。
30.如权利要求29所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度超过约25wt％。
31.如权利要求29所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％。
32.如权利要求29所述的半导体器件，其中，所述层间绝缘膜选自由SiO2膜和氢倍半硅氧烷膜构成的组。
33.如权利要求26所述的半导体器件，其中，所述层间绝缘膜包括有机绝缘膜，而所述蚀刻阻止膜包括氢倍半硅氧烷膜。
34.如权利要求26所述的半导体器件，其中，所述层间绝缘膜包括有机绝缘膜，而所述蚀刻阻止膜包括一其中含C的SiO2膜。
35.如权利要求34所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度超过约25wt％。
36.如权利要求34所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％。
37.如权利要求26所述的半导体器件，其中，所述层间绝缘膜和所述蚀刻阻止膜由含C的SiO2膜形成，其各自包含的C的浓度被选择成对于一种用于蚀刻所述层间绝缘膜的蚀刻配方，所述蚀刻阻止膜的蚀刻速率为所述层间绝缘膜的蚀刻速率的1/5或更小一些。
38.如权利要求37所述的半导体器件，其中，所述蚀刻阻止膜包含的C的浓度约为55wt％，而所述层间绝缘膜包含的C的浓度约为25wt％或更少一些。
39.一种半导体器件，包括衬底；形成在所述衬底上的一对图形；和形成在所述图形对之间的接触孔，所述图形中的每一个上具有侧壁绝缘膜，并且其中，所述接触孔由所述图形的所述侧壁绝缘膜限定，所述侧壁绝缘膜包括具有低介电常数的材料。
40.如权利要求39所述的半导体器件，其中，所述侧壁绝缘膜包括一其中含C的SiO2膜。
41.如权利要求40所述的半导体器件，其中，所述侧壁绝缘膜包含的C的浓度超过约25wt％。
42.如权利要求40所述的半导体器件，其中，所述侧壁绝缘膜包含的C的浓度约为55wt％。
全文摘要
一种制造半导体器件的方法，包括以下步骤在第一绝缘膜上淀积第二绝缘膜，在第二绝缘膜中形成图形以在其中形成一个开口，以及利用第二绝缘膜作为一个蚀刻掩模来蚀刻第一绝缘膜，其中，将一低介电膜用作第二绝缘膜。
文档编号H01L21/768GK1426600SQ01808741
公开日2003年6月25日 申请日期2001年4月26日 优先权日2000年4月28日
发明者前川薰, 杉浦正仁 申请人:东京毅力科创株式会社