垂直型半导体可变电阻装置及其制造方法

专利名称：垂直型半导体可变电阻装置及其制造方法
技术领域：
本发明是有关于一种半导体装置，特别有关于一种垂直型半导体可变电阻装置及其制造方法，可使用较小的电路面积完成与电晶体雷同的功能。


图1A及图1B显示了浅沟隔绝法中可能形成的半导体装置剖面图。
在图1A中在使用N通道区域的基底1中出现了四个由沟槽111a-111d及填满该些沟槽的氧化矽层112所组成的浅沟隔离层11a-11d。这些浅沟隔离层11a-11d是用以将每一个元件所使用的主动区(Active Area)隔离开来，以在每一个元件间提供适当的绝缘。由于每一个相互绝缘的CMOS元件，其闸极与源、汲极的相对位置并没有一定的关系，在三个元件之间可能出现如图1A中所示的位置关系，即某一元件的闸极12下方的通道区与其他两个元件的源/汲极区13、14相邻。此种情形在大于0.13μm以上的制程中，浅沟隔离层11a-11d仍然能够提供适当的隔离而使此三个元件不会相互干扰。
图1B则显示了在使用P通道区域中的剖面图。同样地，基底1中出现了四个由沟槽111e-111h及填满该些沟槽的氧化矽层112所组成的浅沟隔离层11e-11h。这些浅沟隔离层11e-11h是用以将每一个元件所使用的主动区隔离开来，以在每一个元件间提供适当的绝缘。由于每一个相互绝缘的CMOS元件，其闸极与源、汲极的相对位置并没有一定的关系，在三个元件之间可能出现如图1B中所示的位置关系，即某一元件的闸极15下方的通道区与其他两个元件的源/汲极区16、17相邻。此种情形在大于0.13μm以上的制程中，浅沟隔离层11e-11h仍然能够提供适当的隔离而使此三个元件不会相互干扰。
然而，在小于0.13μm以下的制程中，由于浅构隔离的间距已经缩小至约0.1μm以下，使得其隔离的效果开始产生减退，而会有电场穿隧(fieldpenetration)的问题产生，意即在图1A或图1B中，掺杂区13、14或16、17与闸极12或15下方通道区间的电位差可能产生一穿过浅沟隔离层11b、11c或11f、11g的电场而在闸极12或15下方生成一空乏区，发生元件相互干扰的情形。更甚者，闸极12或15边缘与闸极下方区域间的电位差所产生的电场亦会使此种现象更加严重。
在传统上，此种电场穿隧的现象是被视为必须消除的，如J.H.Sim，J.K.Lee及K.Kim所揭露的[High-perforance cell transistor design usingmetallic shield embedded shallow trench isolation for Gbit generationDRAM‘s]，IEEE Transaction on Electron Devices，Vol.46，No.6，p.1212-1217，1999。其中是利用在浅沟中的衬氧化层(linear oxide)形成后，再形成一接地的金属层，来加强绝缘的效果。然而，并未正面利用此种电场穿隧的现象设计新的电路元件。
本发明的第一目的在于提供一种垂直型半导体可变电阻装置，包括一基底、一绝缘层、一第一及第二掺杂区。基底具有一沟槽。绝缘层填满该基底的沟槽。第一及第二掺杂区分别位于该沟槽的两侧。其中，该第一掺杂区具有一控制电位，该第二掺杂区与该基底间的一电阻受该控制电位的影响而产生变化。
本发明的第二目的在于提供一种垂直型半导体可变电阻装置的制造方法，包括以下步骤。提供一基底。在该基底中形成一沟槽。形成一绝缘层填满该基底的沟槽。在该沟槽两侧形成一第一及第二掺杂区。其中，该第一掺杂区具有一控制电位，请第二掺杂区与该基底间的一电阻受该控制电阻的影响而产生变化。
本发明的第三目的在于提供一种参考电压产生器，包括一基底、一绝缘层、第一、第二、第三、第四、第五掺杂区、一差动放大器、一第一及第二电流源。基底具有一连接至一第一电位的一井区，具在该井区中具有一第一、第二及第三沟槽。绝缘层分别填满该第一、第二及第三沟槽。第一、第二、第三、第四及第五掺杂区，分别形成于第一沟槽的一侧、第一与第二沟槽之间、第二与第三沟槽之间、第三沟槽一侧及该第一掺杂区下方，且该第一掺杂区连接接收一第二电位。差动放大器的两输入端分别与该第二及第三掺杂区电性连接，输出端则与该第四掺杂区电性连接。第一及第二电流源则分别连接于一第三电位与该差动放大器两输入端之间。
本发明的第四目的在于提供一种参考电压产生器，包括一基底、一绝缘层、一第一、第二、第三、第四、第五掺杂区、一差动放大器、一第一及第二电流源。基底具有一第一、第二及第三沟槽，连接接收一第一电位。绝缘层分别填满该第一、第二及第三沟槽。第一、第二、第三、第四及第五掺杂区分别形成于第一沟槽的一侧、第一与第二沟槽之间、第二与第三沟槽之间、第三沟槽一侧及该第一掺杂区下方，且该第一掺杂区连接接收一第二电位。差动放大器的两输入端分别与该第二及第三掺杂区电性连接，输出端则与该第四掺杂区电性连接。第一及第二电流源，分别连接于一第三电位与该差动放大器两输入端之间。
藉此，本发明利用浅沟隔离层的电场穿隧现象而可以藉由沟槽旁的掺杂区电位来控制沟槽另一侧区域内的电阻值，形成一可变电阻装置而可以应用于类比电路中；同时，若将此可变电阻装置的变化率设计在很高时，其表现即类似一电晶体开关，而可以应用于逻辑电路中。
561、562、661、662——电流源。
图2A至图2K显示本发明一实施例的制造流程。
首先，如图2A所示，提供一P型矽基底21。
接着，如图2B所示，在P型矽基底21上形成一垫氧化层(Pad Oxide)22及一氮化层(Si3N4)23。
然后，如图2C所示，对氮化层23、氧化层22及基底21进行蚀刻，而在基底21中形成沟槽24a-24i。
再者，如图2D所示，继续对沟槽24b-24i进行蚀刻，使其深度较沟槽24a为深。
接着，如图2E所示，在沟槽24a-24i中形成填满该些沟槽的氧化矽层25。沟槽24a-24i及填入其中的氧化矽层25共同形成浅沟隔离层而定义出元件所在的主动区。
然后，如图2F所示，在基底21中形成N型井区26，使两个沟槽24a及沟槽24b-24e位于N型井区26之中。
再者，如图2G所示，在沟槽24c与24d之间，以及沟槽24g与24h之间的基底21中，分别形成一N型及P型淡掺杂区271及272。
接着，如图2H所示，进行传统CMOS闸极的形成步骤，即在基底21上形成一闸极氧化层28，之后再于闸极氧化层28上沉积一多晶矽层29做为闸极之用。
然后，如图2I所示，继续进行传统CMOS的制作步骤，即以闸极29为遮罩，使用离子植入法在基底21中形成N型淡掺杂区301及P型淡掺杂区302，并在闸极29两侧形成分离子(spacer)31。
再者，如图2J所示，再以离子植入法在基底21中形成N型浓掺杂区303及P型浓掺杂区304，而形成两个P、N型MOS的源/汲极，同时，亦在沟槽24b与24c、沟槽24d与24e沟槽24f与24g、以及沟槽24h与24i间的基底21中形成P型浓掺杂区305与N型浓掺杂区306。
最后，如图2K所示，再于沟槽24b与24C、沟槽24d与24e、沟槽24f与24g、以及沟槽24h与24i间的基底21中打入深度更深的P型浓掺杂区305与N型浓掺杂区306。
由上述可知，在本实施例中，配合传统CMOS的制程即可形成如图3所示的垂直型可变电阻装置。以下将配合图3说明此装置的操作。
如图3所示，在N型掺杂区271与N型井区26、以及P型掺杂区272与P型基底21之间分别具有一寄生电阻Rn与Rp，意即在端点Xn与Ynw及Xp与Ypsub之间分别具有电阻Rn与Rp。浓掺杂区305及306则分别接收一电位Vp及Vn。由于Vp及Vn的电位会产生一电场穿越沟槽24c、24d、24g、24h与氧化层25所形成的浅沟隔离层，因此在沟槽24C、24d及沟槽24g、24h之间的侧壁会出现空乏区(depletion region)321与322。空乏区321及322的大小即可用以控制电阻Rn与Rp的大小，意即Vp与Vn是控制电阻Rn与Rp大小的控制电位。另外，藉由控制电阻Rn与Rp所在区域的掺杂浓度亦可以调整其电阻值的变化率。
另外，在上述的实施例中，将P型浓掺杂区305更换为N型浓掺杂区且将N型浓掺杂区306更模为P型浓掺杂区，并在第2K图中于浓掺杂区305与306下方的井区26与基底21中分别额外形成一P型及N型掺杂区307、308，做为浓掺杂区305、306与N型井区26及基底21间的隔离，同时给予电阻Rn与Rp所在区域一适当的掺杂浓度，得到一高电阻变化率，如此即可以上述的可变电阻装置形成一与电晶体有同样功能的开关装置，如图4A及4B所示。以下将配合4A及4B图说明此装置的操作。
如图4A所示，当Vn的电位小于端点Ynw的电位，及Vp的电位大于端点Ypsub的电位时，会使沟槽24c、24d及沟槽24g、24h间的侧壁出现空乏区(depletion region)321与322。由于图4A中的可变电阻装置具有一高电阻变化率，此时将使端点Xn、Ynw及端点Xp、Ypsub之间电阻非常大而近似于断路。
如图4B所示，当Vn的电位大于端点Ynw的电位，及Vp的电位小于端点Ypsub的电位时，会使沟槽24c、24d及沟槽24g、24h间的侧壁出现聚积区(accumulation region)323与324。聚积区323与324的产生由于穿隧电场将电子或电洞吸引至沟槽侧壁所造成，此区域具有非常良好的导电性。因此，使端点Xn、Ynw及端点Xp、Ypsub间的电阻非常小而近似于短路。
由上述可知，本实施例中的可变电阻装置在适当修改掺杂区的电性及电阻区域的掺杂浓度后，可成为一类似电晶体的可控制开关装置，使用Vn或Vp作为控制电位，决定电路路径的导通与断开。
此外，由于本发明中的可变电阻装置可具有类似电晶体的特性，因此可将其用于参考电压产生器中。
图5A及5B显示了本发明一实施例中的参考电压产生器。其中，图5B是图5A的等效电路图。
参考电压产生器包括一P型基底51、一N型井区52、五个浅沟隔离层53a-53e、三个N型掺杂区541-543、二个P型掺杂区544、545、一差动放大器55及两个电流源561、562。其中，基底51是连接至电位Vss，井区52连接至电位Vcc，掺杂区541接地，两个电流源561、562分别连接于差动放大器55的正、负输入端与电位Vss之间。差动放大器的正、负输入端亦分别连接至N型掺杂区542与543。P型掺杂区544则连接至差动放大器55的输出端。在井区52中具有四个寄生电阻Rv1、Rv2、Rnw1、Rnw2。P型掺杂区545是用以电性隔离掺杂区541与井区52。
在图5A中，P型基底51、N型井区52、五个浅沟隔离层53a-53e、三个N型掺杂区541-543及P型掺杂区544共同构成了两个高电阻变化率的可变电阻装置，其等效电路如图5B所示，以下配合图5B说明其操作。
由于有电流源561提供一电流流经可变电阻装置Rv1，且其控制电位为零(接地)，使得差动放大器55正输入端与其控制电位端的电位差应等于使可变电阻装置Rv1成导通状态的电位差(意即使图5A中的聚积区57产生的电位差)，若此电位差为Vtacn，则V+＝-Vtacn＝V-。另外，电流源562亦产生一流经可变电阻装置Rv2的电流，因此差动放大器55的负输入端与其控制电位端，即Vo，亦具有一使可变电阻装置Rv2成导通状态的电位差，若此电位差为Vtacp，则Vo＝V-十Vtacp。将V-＝-Vtacn代入上式，得到Vo＝Vtacp-Vtacn。此Vo的电压值由于是两个可变电阻装置中使聚积区产生的临界电压值的差，因此可做为一固定的参考电压之用。同时，由于在结构上是呈垂直型而较传统使用FET电晶体需要较少的接触窗与连线，所以使用的电路面积较小，且由于输出的参考电压Vo是利用两个平带电位(flat-band voltage)的差值产生，所以亦较传统参考电压器不受温度影响而变化。
图6A及图6B则显示了本发明另一实施例中的参考电压产生器。其中，图6B图是图6A的等效电路图。
参考电压产生器包括一P型基底61、五个浅沟隔离层63a-63e、三个P型掺杂区641-643、二个N型掺杂区644、645、一差动放大器65及两个电流源661、662。其中，基底61是连接至电位Vss，掺杂区641接地，两个电流源661、662分别连接于差动放大器65的正、负输入端与电位Vcc之间。差动放大器65的正、负输入端亦分别连接至P型掺杂区642与643。N型掺杂区644则连接至差动放大器65的输出端。在基底61中具有四个寄生电阻Rv1、Rv2、Rnw1、Rnw2。N型掺杂区645是用以电性隔离掺杂区641与基底61。
在图6A中，P型基底61、五个浅沟隔离层63a-63e、三个P型掺杂区641-643及N型掺杂区644共同构成了两个高电阻变化率的可变电阻装置，其等效电路如图6B所示，以下配合图6B说明其操作。
由于有电流源661提供一电流流经可变电阻装置Rv1，且其控制电位为零(接地)，使得差动放大器65正输入端与其控制电位端的电位差应等于使可变电阻装置Rv1成导通状态的电位差(意即使图6A中的聚积区67产生的电位差)，若此电位差为Vtacp，则V+＝-Vtacp＝V-。另外，电流源662亦产生一流经可变电阻装置Rv2的电流，因此差动放大器65的负输入端与其控制电位端，即Vo，亦具有一使可变电阻装置Rv2成导通状态的电位差，若此电位差为Vtacn，则Vo＝V-+Vtacn。将V-＝-Vtacp带入上式，得到Vo＝Vtacn-Vtacp。同样地，此Vo的电压值由于是两个可变电阻装置中使聚积区产生的临界电压值的差，因此可做为一固定的参考电压之用。同时，由于在结构上是呈垂直型而较系统使用FET电晶体需要较少的接触窗与连线，所以使用的电路面积较小，且由于输出的参考电压Vo是利用两个平带电位(flat-band voltage)的差值产生，所以亦较传统参考电压器不受温度影响而变化。
图5A、5B及6A、6B中的参考电压产生器亦可以在将电位Vss与Vcc互换、电流源561、562、661、662的方向反转而得到具有相同功能的参考电压产生器，此种参考电压产生器是操作于饱和区(Saturation region)内。详细的结构与操作此处不再赘述。
综合上述，本发明利用浅沟隔离层的电场穿隧效应设计出了一种垂直型的可变电阻装置，可经由一控制电位来控制两端点间的电阻值，并且当给予电阻区适当的掺杂浓度后可呈现一极端的高电阻变化率，而可进一步提供类似电晶体的开关功能，将此可变电阻装置应用于参考电压产生器中取代传统的FET电晶体时，不但可因其垂直结构而节省电路面积，亦具有较不易受温度影响而产生电压变化的特性。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种垂直型半导体可变电阻装置，包括一基底，具有一沟槽；一绝缘层，填满该基底的沟槽；以及一第一及第二掺杂区，分别位于该沟槽的两侧；其中，该第一掺杂区具有一控制电位，该第二掺杂区与该基底间的一电阻受该控制电位的影响而产生变化。
2.如权利要求1所述的垂直型半导体可变电阻装置，其中该绝缘层是一具有高k值的绝缘层。
3.如权利要求1所述的垂直型半导体可变电阻装置，其中该控制电位使该基底中产生一空乏区而使该第二掺杂区与该基底间的电阻增大。
4.如权利要求1所述的垂直型半导体可变电阻装置，其中该控制电位使该基底中产生一聚积区而使该第二掺杂区与该基底间的电阻减小。
5.如权利要求1所述的垂直型半导体可变电阻装置，其中更包括一第三掺杂区，位于该第一掺杂区下方。
6.如权利要求5所述的垂直型半导体可变电阻装置，其中该基底是一P型基底，该第一、第二掺杂区是一P型掺杂区，该第三掺杂区是一N型掺杂区。
7.如权利要求1所述的垂直型半导体可变电阻装置，其中更包括一井区，形成于该基底中，该沟槽及该第一、第二掺杂区均位于该井区之中。
8.如权利要求7所述的垂直型半导体可变电阻装置，其中该基底是一P型基底，该第一、第二掺杂区是一P型掺杂区，该井区系一N型井区。
9.如权利要求7所述的垂直型半导体可变电阻装置，其中更包括一第三掺杂区，位于该第一掺杂区下方。
10.如权利要求9所述的垂直型半导体可变电阻装置，其中该基底是一P型基底，该第一、第三掺杂区是一N型掺杂区，该第三掺杂区是一P型掺杂区，该井区是一N型井区。
11.一种垂直型半导体可变电阻装置的制造方法，包括以下步骤提供一基底；在该基底中形成一沟槽；形成一绝缘层填满该基底的沟槽；以及在该沟槽两侧形成一第一及第二掺杂区；其中，该第一掺杂区具有一控制电位，该第二掺杂区与该基底间的一电阻受该控制电位的影响而产生变化。
12.如权利要求10所述的垂直型半导体可变电阻装置的制造方法，其中该绝缘层是一具有高k值的绝缘层。
13.如权利要求10所述的垂直型半导体可变电阻装置的制造方法，其中更包括以下步骤在该第一掺杂区下方的该基底中形成一第三掺杂区。
14.如权利要求13所述的垂直型半导体可变电阻装置的制造方法，其中该基底是一P型基底，该第一、第二掺杂区是一P型掺杂区，该第三掺杂区是一N型掺杂区。
15.如权利要求10所述的垂直型半导体可变电阻装置的制造方法，其中更包括以下步骤在该基底中形成一井区，使该沟槽及该第一、第二掺杂区均位于该井区之中。
16.如权利要求15所述的垂直型半导体可变电阻装置的制造方法，其中该基底是一P型基底，该第一、第二掺杂区是一P型掺杂区，该井区是一N型井区。
17.如权利要求15所述的垂直型半导体可变电阻装置的制造方法，其中更包括以下步骤在该第一掺杂区下方的该井区中形成一第三掺杂区。
18.如权利要求17所述的垂直型半导体可变电阻装置的制造方法，其中该基底是一P型基底，该第一、第二掺杂区是一N型掺杂区，该第三掺杂区是一P型掺杂区，该井区是一N型井区。
19.一种参考电压产生器，包括一基底，具有一连接至一第一电位的井区，且在该井区中具有一第一、第二及第三沟槽；一绝缘层，分别填满该第一、第二及第三沟槽；一第一、第二、第三、第四及第五掺杂区，分别形成于第一沟槽的一侧、第一与第二构榜之间、第二与第三沟槽之间、第三沟槽一侧及该第一掺杂区下方，且该第一掺杂区连接接收一第二电位；一差动放大器，两输入端分别与该第二及第三掺杂区电性连接，输出端则与该第四掺杂区电性连接；以及一第一及第二电流源，分别连接于一第三电位与该差动放大器两输入端之间。
20.如权利要求19所述的参考电压产生器，其中该绝缘层是一具有高k值的绝缘层。
21.如权利要求19所述的参考电压产生器，其中该基底是一P型基底，该井区是一N型井区，该第一、第二及第三掺杂区为N型掺杂区，该第四及第五掺杂区为P型掺杂区。
22.一种参考电压产生器，包括一基底，具有一第一、第二及第三沟槽，连接接收一第一电位；一绝缘层，分别填满该第一、第二及第三沟槽；一第一、第二、第三、第四及第五掺杂区，分别形成于第一沟槽的一侧、第一与第二沟槽之间、第二与第三沟槽之间、第三沟槽一侧及该第一掺杂区下方，且该第一掺杂区连接接收一第二电位；一差动放大器，两输入端分别与该第二及第三掺杂区电性连接，输出端则与该第四掺杂区电性连接；以及一第一及第二电流源，分别连接于一第三电位与该差动放大器两输入端之间。
23.如权利要求22所述的参考电压产生器，其中该绝缘层是一具有高k值的绝缘层。
24.如权利要求22所述的参考电压产生器，其中该基底是一P型基底，该第一、第二、第三掺杂区为P型掺杂区，该第四及第五掺杂区为N型掺杂区。
全文摘要
本发明提供一种垂直型半导体可变电阻装置，包括一基底、一绝缘层、一第一及第二掺杂区。其中，基底具有一沟槽。绝缘层则填满基底的沟槽。第一及第二掺杂区分别位于该沟槽的两侧。第一掺杂区具有一控制电位，第二掺杂区与基底间的一电阻受控制电位的影响而产生变化。另外，本发明亦提供一利用此垂直型半导体可变电阻装置而设计的参考电压产生器，可具有较佳的电压稳定度。
文档编号H01L21/76GK1441478SQ0210519
公开日2003年9月10日 申请日期2002年2月26日 优先权日2002年2月26日
发明者季明华 申请人:台湾积体电路制造股份有限公司