专利名称：整合镶嵌制程于制造金属-绝缘物-金属型电容的方法
技术领域：
本发明是有关于一种制造金属-绝缘物-金属型(MIM)电容的方法，特别是有关于一种整合镶嵌制程于制造金属-绝缘物-金属型电容的方法。
背景技术：
电容是今日的半导体集成电路中的关键组件，例如在混合信号电路、高频电路、模拟及数字电路等。集成电路中典型的电容结构包含有金属-绝缘物-半导体型(metal-insulator-semiconductor，MIS)电容、PN接面电容、及复晶硅-绝缘物-复晶硅型(polysilicon-insulator-polysilicon，PIP)电容。这些电容中包含至少一硅层来作为一电容电极。在上述的电路中，需具备高效能高速度电容、低串联电阻、及低功率损耗。然而，使用硅层作为电容的电极会具有较高的串联电阻及在高频电路中不稳定的缺点。因此，发展出一种金属-绝缘物-金属型(metal-insulator-metal，MIM)电容以提供较低的串联电阻。另外，为了具有高效能，现今的混合信号电路或高频电路需利用铜双镶嵌制程。因而，有必要将电容的制作整合于双镶嵌制程的金属化制程。
传统上，铜制程整合于电容制程仅在于水平式(planar-type)电容。以下配合图1a到图1c说明习知的整合镶嵌制程于制造MIM电容的方法。首先，请参照图1a，提供一半导体基底100，例如一半导体晶圆。一第一金属层间介电层(intermetal dielectric，IMD)102是沉积于基底100上。其中，一铜下电极103及一下层铜导线层104是借由镶嵌制程而形成于第一金属层间介电层102中。之后，一电容介电层106及一金属层108依序沉积于第一金属层间介电层102上以制作MIM电容。接着，在金属层108上图复一光阻层110用以定义MIM电容的上电极。
接下来，请参照图1b，对光阻层110实施一微影程序以露出部分的金属层108。接着，蚀刻未被光阻图案层110a所覆盖的金属层108以露出电容介电层106。余留的金属层108a是作为MIM电容的上电极。
最后，请参照图1c，在去除光阻图案层110a之后即完成水平式MIM电容109的制造。接着，在上电极108a及电容介电层106上方沉积一第二金属层间介电层112。以化学机械研磨(chemical mechanicalpolishing，CMP)平坦化第二金属层间介电层112之后，借由微影蚀刻以在其中型成介层洞114及115而露出上电极108a及下层导线层104。然而，上电极108a与下层导线层104之间的高低落差造成介层洞114的深度不同于介层洞115。在上述情形中，非常难以精确控制介层洞的蚀刻。因此，上电极108a极易因过蚀刻而受到损害。再者，在上述MIM电容制造程序中，需要一道以上的微影程序因而增加制程步骤及制造成本。另外，受限于晶圆的利用空间，水平式电容无法提供较大的有效电极面积，导致无法在未来世代的高密度混合信号电路应用中获得较大的电容值。
发明内容
有鉴于此，本发明的目的在于提供一种整合镶嵌制程于制造金属-绝缘物-金属型(MIM)电容的方法，以在镶嵌制程期间同时制作MIM电容及金属插塞，借以减少制程步骤及节省制造成本。
本发明的另一目的在于提供一种整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其借由形成冠状(crown-type)MIM电容以避免在MIM电容及导线层上方形成不同深度的介层洞并增加其电容值。
根据上述的目的，本发明提供一种整合镶嵌制程于制造金属-绝缘物-金属型电容的方法。首先，提供一基底，其表面嵌入有一下电极及一下层导线层。在基底上沉积一第一介电层，再在第一介电层中形成一第一开口以露出下电极以及形成一第二开口以露出下层导线层，其中第一开口宽度大于第二开口。接着，借由电化学电镀在第一开口内表面形成一第一金属层并填入第二开口。之后，在第一开口的第一金属层上顺应性形成一电容介电层。再在第一开口中填入一第二金属层以作为一上电极。接着，在第一介电层上方沉积一第二介电层，其中形成有一第三开口及一第四开口且分别位于第一开口及第二开口上方。最后，在第三开口及第四开口中填入一第三金属层，以分别作为一上电极接触区及一上层金属层。
上述下电极、下层导线层、第一金属层、以及第三金属层可为一铜金属层且被氮化钛或氮化钽等阻障材料所包围。
再者，第二金属层至少包括一氮化钛层或一氮化钽层。
再者，电容介电层可为一氮化硅层或一碳化硅层。
图1a到图1c是绘示出习知的整合镶嵌制程于制造MIM电容的方法剖面示意图；图2a到图2h是绘示出根据本发明实施例的整合镶嵌制程于制造MIM电容的方法剖面示意图。
图号说明100-半导体基底；102-第一金属层间介电层；
103-铜下电极； 104-下层铜导线层；106-电容介电层； 108-金属层；108a-上电极；109-电容；110-光阻层； 110a-光阻图案层；112-第二金属层间介电层；114、115-介层洞；200-半导体基底； 202、206、218-金属层间介电层；203-下电极； 204-下层导线层；207、219、221-镶嵌沟槽；209-介层洞； 210、220-阻障层；210a、210b、220a、220b-余留的阻障层；212、216、222-金属层；212a、212b、216a、222a、222b-余留的金属层；214-介电层； 214a-余留的介电层；215-金属插塞； 217-电容；223-上层导线层； 225-上电极接触区。
具体实施例方式
以下配合图2a到图2h说明本发明实施例的整合镶嵌制程于制造金属-绝缘物-金属型(MIM)电容的方法。
首先，请参照图2a，提供一半导体基底200，例如一硅晶圆。在本实施例中，基底200中包含不同的组件，例如晶体管、二极管、及其它习知的半导体组件(未绘示)。另外，此基底200同样包含其它金属内联机层。为了简化图式，此处金绘示出一平整基底。接着，在基底200上方沉积一金属层间介电层(IMD)202，其中嵌入有一下电极203及一下层导线层204。此金属层间介电层202是由习知半导体制程中所使用的单一或多层介电材料所构成。举例而言，金属层间介电层202可由二氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、或掺杂氟的硅玻璃(FSG)、黑钻石等低介电材料所构成。下电极203及下层导线层204可由铜金属所构成且其被一阻障材料(未绘示)所包围，例如钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)。
接着，在金属层间介电层202沉积另一金属层间介电层206。其可由二氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、或掺杂氟的硅玻璃(FSG)、黑钻石等低介电材料所构成，且其较佳的厚度在4000到10000埃的范围。
接下来，请参照图2b，借由一光阻罩幕层(未绘示)来蚀刻金属层间介电层206，例如，使用传统的反应离子蚀刻(reactive ion etch，RIE)。在此步骤中形成了一镶嵌沟槽207而露出下电极203以及形成一介层洞209而露出下层导线层204。在本发明中，镶嵌沟槽207的宽度大于介层洞209。举例而言，镶嵌沟槽207的关键图形尺寸(critical dimension，CD)约为5微米，而介层洞209约为0.2微米。
接下来，请参照图2c，借由习知沉积技术，例如化学气相沉积(chemical vapor deposition，CVD)或物理气相沉积(physical vapordeposition，PVD)，在金属层间介电层206上以及镶嵌沟槽207与介层洞209的内表面顺应性形成一阻障层210。此阻障层210可由钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)所构成，且其厚度在100到300埃的范围。
接着，借由电化学电镀(electrochemical plating，ECP)，在阻障层210上方顺应性形成一金属层212，例如铜金属层。在本发明中，此电镀程序包含以下步骤借由PVD在阻障层210上方沉积一厚度约100到300埃范围的铜晶种层(未绘示)。接着，借由ECP在铜晶种层上沉积一厚度约1000到8000埃范围的铜金属层212。由于介层洞209的宽度小于镶嵌沟槽207，铜金属层212会在上述沉积程序中完全填满介层洞209，并顺应性地形成于镶嵌沟槽207中的阻障层210上方，如图2c所示。
接下来，请参照图2d，借由习知沉积技术，例如CVD，在金属层212上方顺应性形成一介电层214。此介电层214可为一般使用的电容介电材料，例如氮化硅或碳化硅。此处，为了在后续制程中制造具有较大电容值的电容，需使用较薄的介电层214，例如其厚度在100到1000埃的范围。
接着，借由习知沉积技术，例如CVD，在介电层214上方形成一金属层216并完全填满镶嵌沟槽207，如图2d所示。在本发明中，金属层216可由钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)所构成，且其厚度约在500埃。
接下来，请参照图2e，借由习知研磨技术，例如CMP，依序去除金属层间介电层206上方多余的金属层216、介电层214、金属层212、及阻障层210。介层洞209中余留的金属层212a及余留的阻障层210a是作为一金属插塞215以与下层导线层204电性接触。另外，镶嵌沟槽207中余留的金属层216a、余留的介电层214a、余留的金属层212b、及余留的阻障层210b是与下电极203构成一冠状MIM电容217，其中余留的金属层216a是作为一上电极且余留的介电层214a是作为一电容介电层。
接下来，请参照图2f，在金属层间介电层206上方沉积另一金属层间介电层218。较佳地，金属层间介电层218的厚度在4000到10000埃的范围。接着，借由一光阻罩幕层(未绘示)来蚀刻金属层间介电层218，例如，使用RIE，以形成一镶嵌沟槽219而露出介层洞209中的金属插塞215以及形成一镶嵌沟槽221而露出镶嵌沟槽207中的MIM电容217。
接下来，请参照图2g，借由习知沉积技术，例如CVD、PVD、或ECP，在金属层间介电层218上方形成一被阻障层220所包围的金属层222，并完全填满镶嵌沟槽219及221。在本发明中，此阻障层220可由钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)所构成，且金属层222可由铜金属所构成。
最后，请参照图2h，借由习知研磨技术，例如CMP，依序去除金属层间介电层218上方多余的金属层222及阻障层220。镶嵌沟槽219中余留的金属层222a及余留的阻障层220a是作为一上层导线层223，透过金属插塞215而与下层导线层204电性接触。另外，镶嵌沟槽221中余留的金属层222b及余留的阻障层220b是作为一上电极接触区225。
相较于习知技术，本发明的冠状电容可于镶嵌制程期间与金属插塞同时形成。因此，可有效简化制程。再者，本发明的MIM电容上电极不需额外微影步骤即可形成，因此可减少制造成本。另外，相较于习知的水平式MIM电容，本发明的冠状电容提供较大的有效电极面积以获得较大的电容值。再者，由于下电极与电容介电层的界面并无经过CMP程序，因此可具有较佳的界面品质。亦即，本发明的冠状MIM电容具有较高的崩溃电压及较低的界面漏电流。
权利要求
1.一种整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，至少包括下列步骤提供一基底，其表面嵌入有一下电极及一下层导线层；在该基底上沉积一第一介电层；在该第一介电层中形成一第一开口以露出该下电极以及形成一第二开口以露出该下层导线层，其中该第一开口宽度大于该第二开口；借由电化学电镀在该第一开口内表面形成一第一金属层并填入该第二开口；在该第一开口的该第一金属层上顺应性形成一电容介电层；以及在该第一开口中填入一第二金属层以作为一上电极。
2.根据权利要求1所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，更包括下列步骤在该第一介电层上方沉积一第二介电层；在该第二介电层中形成一第三开口及一第四开口且分别位于该第一开口及该第二开口上方；以及在该第三开口及该第四开口中填入一第三金属层，以分别作为一上电极接触区及一上层金属层。
3.根据权利要求2所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该第二介电层是一金属层间介电层。
4.根据权利要求2所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该第三金属层是一铜金属层且被一阻障材料所包围。
5.根据权利要求1所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，更包括在该第一介电层及该第一金属层之间形成一阻障层。
6.根据权利要求1所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该第一金属层是一铜金属层。
7.根据权利要求6所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该金属层的厚度在1000到8000埃的范围。
8.根据权利要求1所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该电容介电层是一氮化硅层或一碳化硅层。
9.根据权利要求8所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该电容介电层的厚度在100到1000埃的范围。
10.根据权利要求1所述的整合镶嵌制程于制造金属-绝缘物-金属型电容的方法，其中该第二金属层至少包括一氮化钛层或一氮化钽层。
全文摘要
本发明揭示一种整合镶嵌制程于制造金属－绝缘物－金属型(metal－insulator－metal，MIM)电容的方法。首先，提供一基底，其表面嵌入有一下电极及一下层导线层。在基底上沉积一第一介电层，再在第一介电层中形成一第一开口以露出下电极以及形成一第二开口以露出下层导线层，其中第一开口宽度大于第二开口。接着，借由电化学电镀在第一开口内表面形成一第一金属层并填入第二开口。之后，在第一开口的第一金属层上顺应性形成一电容介电层。最后，在第一开口中填入一第二金属层以作为一上电极。
文档编号H01L21/02GK1532911SQ0312074
公开日2004年9月29日 申请日期2003年3月19日 优先权日2003年3月19日
发明者顾子琨 申请人:矽统科技股份有限公司