专利名称：改进的垂直mosfet dram单元间隔离的结构和方法
技术领域：
本发明涉及制造半导体存储单元的方法，特别涉及在背对背(back-to-back)MOSFET DRAM单元之间提供隔离。
背景技术：
动态随机存储器(DRAM)技术的当前趋势持续趋向于减小最小特征尺寸“F”，这里，“F”值代表存储单元的最小特征结构尺寸。同时，DRAM器件的趋势趋向更紧密的单元布局(layout)，即比8F2更密集，这里，布局是特征在硅衬底表面上所要求的区域。因为持续增长的阵列密度的需要，当前尺寸越来越小的平面金属氧化物半导体场效应晶体管(MOSFET)单元的可缩放性面临着基本的关注。对MOSFET单元的可缩放性的主要考虑是增加了的P阱掺杂浓度需要满足截止电流(off-current)目的。本领域公知，增加了的阵列阱掺杂浓度可导致使保持时间降低的阵列结漏电的显著增加。有关MOSFET单元的可缩放性的问题，通过其自身，正在驱使范例转向阵列中的垂直MOSFET存取晶体管。
存在对包含具有密集布局的垂直存取晶体管和槽式储能电容器(trenchstorage capacitor)的DRAM单元的需要，其中，槽式储能电容器产生足够的电容和减小的串联电阻，以避免使信号发生降级。
虽然有些现有的采用垂直MOSFET的DRAM单元比今天实际使用的传统平面设计提供很显著的可缩放性优点，但是还有大量改进空间。例如，对所有使用垂直MOSFET和槽式储能电容器的单元，通常使用单个位线(bitline)触点来存取一对位；该对位共享公共的硅有源区(AA，Active Area)。在此类单元中，两个背对背垂直MOSFET之间的动态耦合导致电荷泵浦效应和信号损失。
模型显示，从一个单元的收缩(collapsing)沟道(channel)反转层泵浦进P阱的电子可通过共享同一AA的邻近单元的存储结点收集。在尺寸缩小时，这些耦合效应被加强。模型投影指出，因为由邻近单元之间的耦合引起的动态电荷损失，向越来越小的尺寸的可缩放性成为问题。
除了电荷泵浦问题，非常密集的现有技术设计遭受了硅AA的尺寸阈值电压变化，其随各种屏蔽电平之间的遮盖(对准)误差和由这些屏蔽电平形成的特征尺寸变化而发生。
激进的缩放的DRAM单元面临的另一个问题是增加了的隔离区的高宽比(高比宽)。因为要求隔离槽足够深以切断向外扩散环带以便防止环带间的单元到单元的漏电，这对阵列中的垂直MOSFET是特别的考虑。典型地，要求隔离槽至少为500nm深以隔离垂直MOSFET的向外扩散环带。如果包括焊盘层的厚度，100nm生成预期7∶1的隔离槽高宽比。
考虑到在上文提及有关现有技术DRAM单元设计的缺点，存在持续的需要来发展新的改进的DRAM单元设计，其比现有技术设计更密集而且具有更大的DT尺寸。更大的DT尺寸在密集DRAM单元中是优势，因为其为阵列单元提供大存储电容和减小的串联电阻。
如以上指出，垂直MOSFET DRAM单元的缩放限于背对背单元之间的动态耦合导致的数据损失。对现有构造和处理，该机理可能防止8F2垂直MOSFET DRAM到90nm基本规则(ground rule)的成功缩放，这里，“F”值代表该器件的最小特征尺寸，即“F”尺寸是存储单元的最小结构尺寸。
美国专利No.6,018,174 of Schrems et al.for“Bottle-Shaped TrenchCapacitor with Epi Buried Layer(具有外延隐埋层的瓶形槽式电容器)”中描述了具有扩展的低槽部分和外延层的瓶形槽式电容器，该外延层是槽式电容器的隐埋平板(buried plate)。该专利表明“用于形成隐埋平板的传统技术包括将搀杂物向外扩散进围绕槽的低部分的衬底区(substrate region)。在DRAM中通常使用的一种电容是槽式电容器。槽式电容器是在衬底(substrate)中形成的三维结造。典型地，槽式电容器包括蚀刻进衬底的深槽。该槽用，例如，n型掺杂多晶硅(doped poly)填充。掺杂多晶硅起电容的一个电极(称为“存储结点”)的作用。n型掺杂区围绕槽的低部分，起第二电极的作用。该掺杂区称为“隐埋平板”。结点电介质将隐埋平板和存储结点分开。
美国专利No.6,163,045 Mandelman et al.for“Reduced Parasitic Leakagein Semiconductor Devices(半导体器件中降低的寄生漏电)”中描述了一种槽式电容器，其具有邻近套(collar)的扩散区，以便在仍然达到漏电的可接受水平的同时增加允许使用薄套的寄生MOSFET的栅极阈值电压。该专利表明“通常在DRAM中使用槽式电容器。槽式电容器是形成到硅衬底中的三维构造。传统槽式电容器包括蚀刻进衬底的槽。该槽典型地用n+掺杂多晶硅填充，该掺杂多晶硅起电容的一个平板(plate)(称为“存储结点”)的作用。电容的第二平板(称为“隐埋平板”)通过例如将来自掺杂物来源的n+掺杂物向外扩散进围绕槽的低部分的衬底区而形成。提供电介质层以分开形成电容的两个平板。为了防止或减少顺着槽的高部分出现的寄生漏电到可接受水平，在其中提供了足够厚的氧化套。”该专利还表明“将诸如硼(B)的p型掺杂物注入阱区。该掺杂物注入得足够深以防止击穿(punchthrough)并减少薄层电阻(sheet resistance)。掺杂物分布被设计为达到期望的电特性，如栅极阈值电压(VT)”。该器件包括这里称为双侧BSOD(BBSOD)结构的配置，即在该器件的深槽的两侧都具有隐埋环带向外扩散区，但是，应该注意到，该器件中仅仅显示有一个隔离深槽器件，因此在P阱中的面对面面(confrontational)配置中没有显示BSOD区。
普通转让的美国专利No.6,281,539 of Mandelman et al.for“Structure andProcess for 6F2DT Cell Having Vertical MOSFET and Large StorageCapacitance(具有垂直MOSFET和大存储电容的6F2DT单元的结构和处理)”中描述了6F2存储单元，该存储单元包括多个每个位于分开的槽中的电容，所述槽形成在半导体衬底中。多个传输晶体管(transfer transistor)中的每一个具有垂直栅极电介质、栅极导体和位线扩散，并且每个晶体管位于对应槽式电容器上方并与其电连接。填充了电介质的隔离槽，关于晶体管，通过基本相同的间隔以条纹图案分割开。对应的字线(wordline)与每个对应的栅极导体电接触。
上述Mandelman et al.的专利No.6,281,539如下表明“为了防止在邻近氧化填充的槽侧上形成不希望的环带扩散，可在环带多晶硅的沉积前形成薄的Si3N4屏障层(即大约1nm或更小)。为了简单，在本发明的附图中未显示该屏障层。在栅极氧化期间，该屏障氮化物阻碍了来自N+DT掺杂多晶硅物到衬底的扩散。后来的热处理打破了该屏障层，允许环带在槽的期望侧向外扩散。可能用于本发明以阻碍不希望的环带向外扩散的其它选择包括但不限于低温栅极氧化和在槽侧壁上的小量衬底的各向同性蚀刻。”普通转让美国专利No.6,284,593 of Mandelman et al.for“Method forShallow Trench Isolated，Contacted Well，Vertical MOSFET DRAM(用于浅槽隔离接触式阱的垂直MOSFET DRAM的方法)”中描述了漂移阱动态漏电机理，它限制垂直DRAM存储器阵列的缩放性。特别地，在重复写“1”到位线上的其它存储单元的大约5-100ns的长时间期间，所存储的“1”的未选择单元的P阱可能遭受漏电，因为空穴的存在受寄生JFET限制。该专利表明“漏电依赖于由来自存储结点耗尽区的扩展的夹断(pinchoff)导致的阱隔离的程度。在极端情况下，隐埋环带区可能与邻近的深槽式电容器接触。而且，通过夹断区的空穴电流必须赶得上漏电以避免伪漂移体效应。
上述Mandelman et al.的专利No.6,284,593还表明“对于现有技术的垂直DRAM存储单元中的激进缩放的金属氧化物半导体场效应晶体管(MOSFET)，源自存储结点扩散(即隐埋环带向外扩散)的耗尽区侵占邻近存储槽的侧壁，在循环未选择器件的位线时，这导致来自储能电容的动态电荷损失。该电荷损失机理等同于公开于“Floating-Body Concerns for SOI DynamicRandom Access Memory(DRAM)(SOI动态随机存储器(DRAM)的漂移体问题)Proceedings，1996 IEEE Intemational SOI Conference(1996年IEEE国际SOI会议论文集)，Jack Mandelman，et al.pp.1367-137，October 1996”的情形。
具有类似美国专利No.6,284,593的描述的普通转让美国专利No.6,440,872 of Mandelman et al.for“Method for Hybrid DRAM Cell UtilizingConfined Strap Isolation(用于利用受限环带隔离的混合DRAM单元的方法)”中描述了在氧化物/氮化物衬垫上的蚀刻区中形成平面化的氧化层，以便形成浅隔离槽区，其深度实质上高于将随后形成的隐埋环带向外扩散区，从而不切入BSOD区，但又足够深以隔离邻近随后形成的位线扩散区；但是，其不涉及向外扩散区的隔离。
普通转让美国专利No.6,441,442 of Mandelman et al.for“Structure andMethod for Ultra-scalable Hybrid DRAM Cell with Contacted P-Well(具有接触式P-阱的超级可缩放混合DRAM单元的结构和方法)”类似于上述美国专利No.6,440,872和美国专利No.6,284,593。
普通转让美国专利No.6,440,793 of Divakaruni et al.for“Vert-icalMOSFET(垂直MOSFET)”中描述了用于使具有沉积栅极导体层的垂直MOSFET DRAM单元阵列平面化到槽顶氧化和硅衬底的上表面的处理。然后在硅衬底的上表面下的栅极导体层中形成凹腔。接着，通过凹腔倾斜注入N型掺杂物，以在阵列P阱中形成掺杂袋。将氧化层沉积入凹腔。蚀刻氧化层以在凹腔的侧壁上形成垫片。将栅极导体材料沉积入凹腔并且将栅极导体平面化到槽顶氧化物的上表面。存在单侧BSOD，即仅仅在深槽的一侧上具有环带。
所有上述专利都包括单侧的隐埋环带向外扩散(BSOD)，即仅仅在所显示的深槽的一侧上具有环带。我们已经发现这些缺点并决定寻求双侧(8F2)单元方法，因为具有单侧(单个)环带的设计遭受许多缩放性问题，这不同于具有双侧环带的单元缩放性问题而且比它更严重。
发明内容
本发明的目的是提供一种改进方法以抑制如上所述的由于动态电荷损失机理引起的存储的“1”的损失。
本发明的目的还在于提供一种简单、有成本效率的方法，用于形成改进的结构，从而显著扩展8F2垂直MOSFET DRAM阵列的缩放性。
概括而言，相对现有技术，本发明提供下面的优点1.允许将8F2垂直MOSFET DRAM单元放大到90nm或更大；2.为了减少结漏电并提高保持时间，允许减小邻近的背对背单元(即面对面的隐埋环带向外扩散(BSOD))的阵列P阱掺杂浓度。
根据本发明的方法，形成了明显免除了单元对单元的相互作用的结构。
根据本发明的方法，在背对背单元之间形成局部增强的P阱掺杂区，而没有显著影响在环带扩散结处的掺杂浓度。
此外，本发明的方法包含对背对背单元位置之间的中间区的局部掺杂浓度，而没有显著影响垂直MOSFET的Vt，而且没有使衬底灵敏性降级。
另外可容易地以最低成本将本发明的方法集成进现有处理中。
根据本发明，提供一种用于形成垂直晶体管存储单元结构的方法，所述垂直晶体管存储单元结构具有背对背FET单元，该背对背FET单元形成在平面半导体衬底中，该平面半导体衬底具有带垂直FET器件的多个深槽和每个都位于在半导体衬底中的分开的槽中形成的多个电容；向外扩散环带区(可以是双侧的)，从该槽延伸入掺杂半导体区中而形成；以及邻近深槽使面对面的向外扩散区对从邻近深槽延伸入该掺杂半导体区。所述方法包括下述步骤在使面对面的向外扩散环带区分开的所述背对背单元之间的所述衬底中形成隔离扩散区，于是，由所述隔离扩散将围绕所述向外扩散/环带区的区域区分开。
最好，在形成所述隔离扩散区前，执行下述步骤形成隔离槽掩蔽层，深槽的行之间具有空隙，然后通过所述空隙在所述隔离槽掩蔽层中蚀刻，以形成深槽的行之间的隔离槽。
最好，在形成所述隔离扩散区前，执行下述步骤形成由二氧化硅组成的有源区衬垫的平行阵列，然后在所述隔离槽的所述侧壁上沉积形状相同的第一氮化硅衬垫，从而使所述隔离槽变窄，并在所述结构的其它表面的上方。
最好，在形成所述隔离扩散区前，执行下述步骤用牺牲二氧化硅填充所述隔离槽，平面化所述牺牲二氧化硅，及在所述结构上方形成覆盖氮化硅层，在所述覆盖氮化硅层上方形成二氧化硅掩蔽层，及穿过所述二氧化硅掩蔽层蚀刻浅槽的平行阵列，从而通过穿过所述二氧化硅掩蔽层蚀刻，来形成与所述有源区条正交的二氧化硅条。
最好，在形成所述隔离扩散区前，执行下述步骤对在所述深槽之间对所述扩散隔离区进行掺杂。
最好，在形成所述隔离扩散区前，执行下述步骤在所述浅槽平行阵列的所述侧壁上形成垫片，通过穿过所述窄浅槽蚀刻，形成通往所述衬底中的扩散隔离区和通往所述栅极导体的窗口，剥离所述二氧化硅掩蔽层和所述垫片，及通过所述窗口对所述扩散隔离区进行掺杂。
最好，在形成所述隔离扩散区前，执行下述步骤形成覆盖氮化硅保护层，并在其上方形成平面化的二氧化硅层。
根据本发明的另一方面，提供一种用于形成垂直晶体管存储单元结构的方法，具有背对背FET单元，该背对背FET单元在平面半导体衬底中形成，在反掺杂的阱区下面的所述衬底中具有掺杂平板区，在其中形成的深槽通过所述阱区延伸入所述衬底中。每个深槽具有侧壁和底部，有从所述深槽延伸的双侧向外扩散环带区位于所述深槽的侧壁的中间向上的该阱区中。所述向外扩散环带区和平板区在所述衬底中从所述深槽的较低水平向所述深槽的下面形成。套沿着所述深槽的所述侧壁的中间水平、从所述环带区的低部分向下到所述衬底的所述平板区形成，并且结点电介质覆盖所述深槽的低侧壁和所述底部。所述深槽具有电容结点，形成在其底部。槽顶部电介质层在所述电容结点上方形成。栅极氧化物层形成在所述电容结点的上方所述深槽的所述侧壁上，并且栅极导体在所述深槽中，所述槽顶部电介质层的上方、所述栅极氧化物层内形成。通过包括下面步骤获得所述存储器结构在使所述面对面的向外扩散环带区分开的所述背对背单元之间的所述衬底中形成隔离扩散区，于是，由所述隔离扩散区将围绕所述向外扩散/环带区的区域分开。
下面参考附图解释和说明本发明的前述和其它方面和优点，其中图1显示具有包括BSOD区的背对背垂直晶体管的假定的8F2垂直MOSFET DRAM的部分的布局。
图2A描述具有面对面双侧BSOD区的背对背垂直晶体管的假定的垂直MOSFET DRAM阵列。
图2B说明在图2A的器件中“1”如何重写为“0”，从而导致产生错误。
图3显示用于图2A的器件的固定电子势能的模拟表面的透视图。
图4说明根据图2A和3的背对背垂直MOSFET DRAM单元的等价电路表示，包括寄生。
图5是作为距MOSFET的上表面的距离的函数的对数浓度(concentration)的图，用于表示P阱垂直掺杂的程度。
图6是以微伏表示的每邻近字线(W/L)周期的“1”的平均损失的图。
图7A-7C显示形成垂直N沟道MOSFET器件的中间阶段，该MOSFET器件具有根据本发明的双侧BSOD区的背对背深槽位置。
图8A-8C显示图7A-7C的器件在下面处理之后的情况，即生长由二氧化硅组成的有源区衬垫，接着在隔离槽的侧壁上沉积形状相同的(conformal)氮化硅衬垫并且该形状相同的氮化硅衬垫覆盖了先前沉积的氮化硅层。
图9A-9C显示图8A-8C的器件在下面处理之后的情况，即将隔离槽绝缘体沉积入隔离槽，平面化该隔离槽绝缘体，沉积氮化硅蚀刻停止层，形成二氧化硅条(stripe)，并且在二氧化硅环带旁边形成二氧化硅垫片。
图10A-10C显示图9A-9C的器件在氮化硅材料不由二氧化硅条掩蔽并且通过4个氮化硅层由RIE处理蚀刻垫片来形成通过其的窗口后的情况。
图11A-11C显示图10A-10C的器件在去除二氧化硅条和垫片后的情况。
图12A-12C显示图11A-11C的器件在硼离子通过中间窗口离子注入隔离扩散区后的情况。
图13A-13C显示图12A-12C的器件在附加(第五)覆盖氮化硅衬垫(blanket silicon nitride liner)已经沉积在器件表面上后的情况。
图14显示在处理结束处(在所有热处理后)，在通过环带向外扩散的中心的切开的水平面中，从侧孔增加的恒定掺杂的模型等值线。
图15显示沿从根据本发明的孔增加掺杂的线Y1-Y1(如图14的截面所示)的线图。
图16显示沿从根据本发明的孔增加掺杂的线X1-X1(如图14的截面所示)得到的线图。
图17显示通过截面Y1-Y1切开的垂直面中处理结束处总掺杂的一组模型等浓度线。
图18是用于根据本发明的方法制造的器件的每邻近字线(W/L)周期的“1”的平均损失的图。
图19显示基于图13B的完全垂直FET的背对背的对(pair)的剖视图，说明通过执行附加处理步骤形成的完全MOSFET器件的实施方式。
具体实施例方式
发明解决的问题在DRAM器件的一个单元已经以写“1”-写“0”模式重复练习过时，必须确保DRAM器件的其它单元中的数据完整性，这对数据存储完整性是基本的。但是，我们已经发现，在具有面对面隐埋环带向外扩散(BSOD)区(特别是双层BSOD配置)的垂直FET器件中，数据损失的风险是必须解决的问题。对解决该问题的需要已在J.A.Mandelman et al.“Challenges and FutureDirections for the Scaling of Dynamic Random-Access Memory(DRAM)(动态随机存储器(DRAM)的缩放的挑战和未来方向)”，IBM J.RES.& DEV.，VOL.46，NO.20.pp.187-212(MARCH/MAY2002)第198-202页中指出。
为了说明这样的垂直MOSFET DRAM器件的问题的情况，图1显示了背对背垂直晶体管的假定的8F2垂直MOSFET DRAM阵列的部分的一些组件的布局。为了说明，图1以共面方式显示了不同平面中的隐埋特征和表面特征，以指出在硅半导体衬底中的DRAM阵列的各种元件的相对位置。图1显示几个双侧BSOD区OD(阴影线)、有源区AA(灰色阴影)、深槽DT(反斜线)、栅极氧化层GO(暗条)和字线WL1-WL4。字线WL1-WL4位于未显示的4个栅极导体的正上方。图1还在虚线区中显示很小的模制单元部件。下面说明由MOSFET技术中持续缩小的半导体器件的尺寸引起的这样很小的单元部件方面的问题。
静态漏电在具有面对面的BSOD区的背对背单元之间的距离减少时，由于势垒降低而产生的面对面的BSOD区之间的漏电电流问题变得令人关注。该问题是由电场击穿导致的漏感应势垒降低(DIBL)机理的表现，这是MOSFET中公知的现象。动态数据保持问题是图1的8F2垂直MOSFET DRAM布局中固有的，这使其表现为特征尺寸的最小化看上去不可避免地发展到越来越小的尺寸。
图2A通过描述包括具有以背对背配置排列的BSOD区OL/OR的两个垂直深槽晶体管ML和MR的假定的垂直MOSFET DRAM器件VDR，说明本发明所解决的问题。所述两个垂直晶体管ML和MR是左手单元L和右手单元R的组件。
左手单元L包括FET晶体管ML、深槽式电容器CL、以及延伸入P阱左侧的BSOD区OL。FET ML的栅电极GL连接到左字线LWL。单元L的储能电容器CL连接在左BSOD区OL和地(参考电位)之间。期望在左手储能电容器CL上保持“1”电平(1.5V)相对长的时间。
右手单元R包括FET晶体管MR、深槽式电容器CR、以及延伸入P阱右侧的BSOD区OR。FET MR的栅电极GR连接到右字线RWL。单元R的邻近储能电容器CR连接在右BSOD区OR和地之间。在跨越邻近储能电容器CR两端的“瞬时”电压在0V和1.5V之间重复循环很短时间时，出现了本发明处理的问题。
电容CL和CR的结点形成在包括深槽单元L和R的深槽底部中。形成在槽外侧壁上的BSOD区OL/OR位于彼此面对面的P阱的相对侧。P阱包括低阱LW、高阱UW和BSOD区OL/OR之间的窄夹(pinch)区PR(它连接低阱LW和高阱UW)。两个FET ML/MR具有形成在P阱中的公共漏极D(N+掺杂)，起对器件VDR的位线BL输入连接的作用。FET ML/MR包括由BSOD区OL/OR提供的N+掺杂物来源区。两个FET ML/MR的沟道位于BSOD区OL/OR和漏极D之间，如本领域的技术人员公知的。
图2A所示的器件VDR的背对背垂直左MOSFET单元ML和右MOSFET单元MR的耗尽区边缘和模型几何和近似位置具有损失数据的问题。对第一阶，势垒降低的程度是下述内容的函数(1)面对面的N+掺杂BSOD区OL/OR之间的P阱掺杂浓度；(2)金相结(metallurgical junction)之间的距离；(3)最高P阱浓度；和(4)最小尺寸BSOD区，是期望的。
例如，存储在电容CL中并且打算保持存储在电容CL中的“1”可能由于随时间的不期望的放电而损失。
这种数据损失的原因是导致在电容CL中所存储的“1”的邻近高电平的动态漏电机理，并且电容CR中的低电平“0”是经过BSOD区OL/OR和夹区PR的电荷漏电，从而导致信号容限(margin)的降级。该方式的数据风险损失是一个严重问题，因为目的是存储的“1”应该保持存储在单元L的电容CL中一个延长的时间，而不管在包括FET MR、BSOD OR和/或电容CR的右单元R中发生什么活动。例如，在图2A中，数据损失的问题可发生在由于重复循环右手单元R(这在其在电容CR两端从1.5V降低到0V后显示)而存在于电容CL两端1.5V处来自左手单元L的存储的“1”的动态损失时。虽然来自存储的“1”的电荷损失可能小于每个周期十分之一微伏，但是可能无法检测“1”，因为在数据刷新前可能已经过106到107个字线周期。
动态漏电在邻近的右单元R的位线BL和字线RWL在数据读、写和刷新操作过程中循环时，在将深槽垂直晶体管这种DRAM单元缩放到更小的尺寸的另一个潜在问题是对单元L中的存储的“1”的动态漏电机理。由于邻近的右单元R是循环的，两个相反的垂直栅极GL和GR之间的P阱区中的多数载荷(即空穴)的分布由时变电场调制。多数载荷必须能通过夹区PR在高阱UW阱中的栅极GL和GR之间自由流动并进入BSOD区OL/OR下面的低阱区LW以保持P阱中的电荷平衡。由于两个背对背单元L/R中的存储槽之间的间隔减小(使夹区PR变窄)，所以两个背对背BSOD区OL/OR之间的耗尽区变窄，因而由于字线RWL循环，阻碍了空穴流动和泵浦栅极GL/GR之间的P阱上的电压。
存储在右手电容CR上的数据在“1”和“0”之间重复循环。因为动态击穿效应，存在左储能电容CL上的电压的负增长的降低(negative incrementaldecrease)，其是右手环带(strap)向外扩散OR上的电压循环的函数。
该动态漏电问题的原因是基本规则(最小特征尺寸F)的收缩。随着F收缩，与隐埋环带向外扩散OL/OR关联的邻近耗尽区之间的截面区在其间的夹区PR中减小。夹区PR中减小的截面区阻碍P阱中高阱区UW和低阱区LW之间的空穴h+流动，如在图2A中由指向下的锯齿状箭头所指出的。换句话说，由于邻近环带向外扩散OL/OR之间的夹区PR的阻碍，高阱区UW和低阱区LW部分退耦合。
图2B是说明“1”如何重写为“0”，从而导致产生错误的图。首先，响应来自右手字线RWL的信号，如轨迹从A处的“0”到B处的“1”的上升所显示而写入“1”。在如中断线所示的间隔后，点C处的电压Vpp下降到点D处的0.0伏，表示“1”已经重写为“0”，促使错误的产生。
存在由右手字线RWL上的上升电压引起的高阱区UW的电容性“上耦合(upcoupling)”。这里使用的术语“上耦合”意思是，上升字线电压与P阱的高区电容耦合，提高了P阱的高部分的电位，并且降低了对于从环带到环带穿过的电子的能量势垒。而且，邻近的环带向外扩散OL/OR之间的电子势垒通过右手环带向外扩散OR的向下转移进一步降低。BSOD区OL/OR之间的动态击穿导致的结果是增量电压变化(ΔVn(左))是净负值。该效应因减小的槽到槽间距、增长的环带向外扩散以及环带向外扩散OL/OR之间的减少的P阱掺杂而加强。
图3显示图2A的器件的固定电子势能的模拟表面的透视图，表示由于通过提高右手字线RWL的电位对P阱中高阱UW的电位进行调制，动态降低了BSOD区OL/OR之间的击穿势垒(鞍点)。因此，在右手FET MR上的数据循环时，P阱中高阱区UW和低阱区LW之间的退耦合效应允许通过耦合右手储能电容CR两端的右手字线RWL和右手存储结点上的周期电压，调制高阱区UW的电位。耗尽模拟已经显示来自左手储能电容CL的所存储的“1”的损失的主要机理是由于邻近的(背对背)BSOD区OL/OR之间的电子势垒的动态降低，如图3所示。
图4显示了根据图2A和3的背对背垂直MOSFET DRAM单元的等价电路表示，其元件在下面的表I中描述。图5是作为与MOSFET的上表面的距离的函数的对数浓度的图，用于表示P阱垂直掺杂的程度。图5显示了3种模拟情形(环带间2×1017cm-3，4×1017cm-3，6×1017cm-3)下的P阱垂直掺杂分布。已经调整沟道掺杂以在5fA/μm处保持Ioff。图6是以微伏表示的每邻近字线(W/L)周期的“1”的平均损失的图。
本发明解决的问题由邻近的BSOD区之间的动态击穿机理引起。重要的是要注意动态击穿机理越严重，就有与公知的静态击穿机理相比越多的受限问题。模拟已经表明多数来自单元L的左手电容CL的所存储的“1”的损失出现在将右手单元R上的数据从“1”改变到“0”时。最坏情况的所存储的“1”的损失出现在邻近单元(如右手单元R中)上的数据在“1”和“0”之间重复循环而不刷新长期数据保持单元(如左手单元L中)中的数据时。因为多如107个的字线周期可能出现在长期数据保持单元中的数据的数据刷新之间，所以，小如0.1μV/周期的存储的“1”的损失导致存储的“1”的完全损失。电荷损失机理的严重性随背对背存储槽之间的间距的减小、环带向外扩散增长和P阱掺杂浓度减少而增大。
因为最大P阱掺杂浓度受接点漏电考虑的限制，所以该单元的缩放性取决于于最小化BSOD区的程度。
通过参考图4所示的等价电路模型可促进单元间的相互作用，图4显示根据图2A和3的背对背垂直MOSFET DRAM单元的等价电路表示，包括寄生。主要的寄生是由于旁路双极晶体管QW3。图6显示了由于在包括FETML的邻近单元上写“1”和写“0”之间重复循环而在电容CR上存储的“1”的每周期的平均损失。已经用储能电容CR上的满1.5V计算了所存储的“1”的损失率，其是背对背BSOD区之间的间距ΔBSOD的函数，以存储槽之间的间距ΔT作为参数。任意地认为所存储的“1”的最大可接受损失是100mV，在107个字线周期后，指出最小可接受处理结束ΔDT。由于耗尽区的收缩和环带扩散之间的未损耗宽度的扩展，随着所存储的“1”的强度减少，损失率稍微减少。考虑离槽侧壁50nm的典型BSOD区。值得注意的是，动态漏电机理对最小特征尺寸(F)设置了限制。根据保守假定的这些结果，对小于0.05mm2的单元尺寸，支持将6F2单元的缩放到小于0.09mm的基本规则。
该等价电路的元件在表I描述，其中BSOD是从进入P阱的隔离套(collar)外侧边缘测量的N+环带的金相结进入P阱的程度。
为了说明导体漏电问题的严重性，比较了对环带扩散间的3种不同掺杂浓度(2×1017cm-3，4×1017cm-3，6×1017cm-3)的模拟。重要的是理解所存储的“1”的动态损失对BSOD区之间的P阱掺杂的相关，这是因为该掺杂浓度可能必须从当前实际使用的6×1017cm-3减少以减少环带扩散结漏电。BSOD区之间减少的P阱掺杂增加了减少用来形成BSOD区的向外扩散的重要性。对所有这些情形，将垂直MOSFET的沟道中的阱掺杂浓度调整以产生5fA/μm截止电流。应用表示90nm特征尺寸的参数。这转化为250nm的存储槽到存储槽间距(考虑边缘偏置)处理结束。
对给定的BSOD区向外扩散，单元的可缩放性受背对背槽之间的最小允许间距的限制。可使用替代布局在保持期望的单元区和槽到槽间距的同时增加位线间距(pitch)。
在图6中，显示的模拟结果表示由于邻近单元的循环引起的所存储的“1”的损失/邻近字线(W/L)周期，其是BSOD区的函数，以BSOD区之间的P阱掺杂浓度为参数。注意，由动态漏电机理加在BSOD区的最大向外扩散上的限制。显然，如果要求浅(light)P阱掺杂以减少BSOD区漏电流，在4×1017cm-3下的可接受设计点是非常不可靠的。
对优选实施例的描述图7A-7C显示形成垂直N沟道MOSFET器件10的中间阶段，该MOSFET器件具有背对背深槽FET位置SL/SR，SL/SR具有双侧环带向外扩散区(图7A/7B)，包含深槽式电容器C，这根据本发明的方法解决了一定问题。图7A/7C显示位置ST/SB处的附加深槽式电容器。遵循公知的标准处理，形成深槽式电容器C以准备形成阵列中的垂直MOSFET。这需要通过第一氮化硅(SiN)氮焊盘(pad)层SN1，将其位置在图7A和7C中指出的多个深槽(DT)13蚀刻进硅15半导体衬底15。
然后参考图7B和7C，在多个DT13的低部分形成多个深槽式电容器C。各电容C共享作为电容C的外电极的N+掺杂的隐埋平板12。
隐埋平板12最好通过使用公知技术从DT13的低部分扩散而形成，如本领域的技术人员公知，以及如在普通转让美国专利No.6,452,224 ofMandelman et al.for“Method for Manufacture of Improved Deep TrenchEDRAM Capacitor and Structure Produced Thereby(用于制造改进的深槽式EDRAM电容器的方法及由此产生的结构)”中详细描述。平板12围绕深槽(DT)13的低部分和底部。然后在DT13的侧壁及其低部分的底部上形成结点电介质层11。在平板12的内壁的低部分上，即内部电极17(也称为存储结点或结点导体)和平板12之间的DT13的壁上，形成结点电介质层11(由二氧化硅和氮化硅组成)。
接着，在DT13的侧壁上，在结点电介质层11上面，形成隔离套(collar)16，但正好低于DT13的顶部，并与包括如图2所示的向外扩散区的N+掺杂环带/向外扩散区19OL和OR的低部分重叠。因此，结点电介质层11和隔离套16在DT13的低部分的表面加衬(line)，并留有在其中形成电容结点14的空间。
在图7B和7C中以部分剖视图显示了在本发明的处理步骤后，将在衬底15中，在平板12上面，围绕DT13的高部分形成的P阱14，以利于理解本发明的处理的含意。注意套16的底部和P阱14的低表面(即P阱14/N+平板12结)最好共面。
然后将形成电容C的结点(内部电极)的深槽填充结点17(此后称为DT填充结点17)沉积进DT13。DT填充结点17包括N+掺杂多晶硅，其位于在结点电介质层11和隔离套16内的DT13的低部分，在DT13中向上达到隔离套16的顶部上方，以接触P阱区14中的环带/向外扩散区19/OL/OR。换句话说，形成电容结点的DT填充结点17包括由N+掺杂多晶硅组成的塞子，其完全填充了隔离套16和结点电介质层11内的DT13的低部分，结点电介质层11对DT13的内侧壁的大部分加衬。
在套16上方，每个DT填充结点17的顶部与延伸入P阱14中而形成的N+掺杂环带/向外扩散区19/OL/OR接触。
N+掺杂环带/向外扩散区19/OL/OR还限定垂直MOSFET的第一源/漏扩散。环带/向外扩散区19/OL/OR与DT13的边缘并列，并且其暴露在DT填充结点17的表面，与DT填充结点17的高部分直接电和机械接触。环带/向外扩散区19/OL/OR是通过掺杂物从DT填充结点17向外扩散到P阱14中而形成的，其中一些N+掺杂物来自从DT填充结点17填充的N+掺杂多晶硅。
在DT13的侧壁上，DT填充结点17上方(正好在隔离套16上方)，有栅极氧化物层18的薄层，对DT13的侧壁加衬，从DT填充结点17的顶部达到硅衬底15的上表面。因此有环带/向外扩散区19/OL/OR的中心与栅极氧化物层18的低部分的部分重叠。
在DT填充结点17上方，栅极氧化物层18内，给DT13部分填充了电介质薄层，包括槽顶部氧化物(TTO)层24，其将DT填充结点17(电容C的内部电极)从要在其上方形成的栅电极(GC)20分开。
此外，形成垂直MOSFET的元件(栅极氧化物18和N+掺杂多晶硅栅极导体(GC)20)以填充DT13顶部。在TTO层24上方而且还在栅极氧化物层18内，填充包括N+掺杂多晶硅导体材料的栅极导体(GC)20到DT13顶部。GC20延伸到DT13的顶部。因此，栅极氧化物层18在GC20和P阱14之间提供了电隔离。
在形成DT13前，将GC20平面化到原始覆盖了硅衬底15的焊盘氮化硅(SiN)层SN1的水平。在GC多晶硅20平面化后，沉积第二SiN层SN2。第一SiN层SN1和第二SiN层SN2的剩余部分在硅衬底15中的几个隔离槽IT(图7A和7C所示)的蚀刻期间起掩蔽材料的作用。
图8A-8C显示图7A-7C的器件10在下面处理之后的情况，即生长由二氧化硅组成的有源区衬垫AA，接着在形成更窄的隔离槽IT’的隔离槽IT的侧壁上沉积形状相同的(conformal)氮化硅衬垫SN3，并且该形状相同的氮化硅衬垫SN3覆盖了先前沉积的氮化硅层SN2，如图8B和8C所示。在图8A和8C中，隔离槽IT和有源区条(stripe)AA在图8C所示的平面和X1-X1截面图中可见。注意为了确保隐埋环带扩散19(随后形成的)在邻近有源区条AA之间隔离，隔离槽IT蚀刻入硅15的深度超过深槽多晶硅填充结点17的上表面。
在P阱14的上方到DT13各侧上，在本发明的处理后形成的最终产品中，想要有N+XA注入区(为了说明方便未显示)，用于N沟道器件的NFET器件。N+XA注入区将限定垂直MOSFET的第二源/漏扩散。应当注意，本说明还应用于P沟道器件，并且与在前(supra)的Mandelman et al.的美国专利No.6,452,224中说明的阱14的掺杂、平板12、环带/向外扩散区19/OL/OR、内部电极17和N+XA注入区将有不同。
图9A和9B显示图8A-8C的器件在下面处理之后的情况，即通过反应离子蚀刻(RIE)以相同形状沉积和蚀刻化学气相沉积(CVD)氧化物层，以在二氧化硅条的侧壁上形成图9A和9B所示的氧化物垫片。
图9A和9B显示图8A-8C的器件10在下面处理之后的情况，即将隔离槽绝缘体26沉积入较窄隔离槽IT’，接着将其平面化，并且沉积包括薄膜(blanket)蚀刻停止层的第四个SiN层SN4。然后沉积二氧化硅层27并形成二氧化硅条27。接着通过化学气相沉积(CVD)沉积形状相同的二氧化硅层，并且通过反应离子蚀刻(RIE)蚀刻以在二氧化硅条27的侧壁上形成图9A和9B所示的氧化物垫片(spacer)SP。
参考图9C，较窄隔离槽IT’填充了由二氧化硅或其它适当的绝缘体组成的部分牺牲(sacrificial)隔离槽绝缘体26。然后将隔离槽绝缘体26平面化到第二二氧化硅层SN2的上表面水平。在平面化隔离槽绝缘体26的处理期间，从第二二氧化硅层SN2去除一些SiN材料是可接受的。典型地，在有高的高宽比的隔离槽时，最好使用高密度等离子体(HDP)氧化物沉积来将二氧化硅形成为隔离槽绝缘体26。
然后如图9B所示，形成第四个SiN层SN4作为随后要使用的薄膜(blanket)蚀刻停止层。
接着，如图9A和9B所示，在层SN4上沉积CVD氧化物层27的均厚沉积(blanket deposit)。
然后，如图9A和9B所示，将CVD氧化物层模制入二氧化硅条27，使之与有源区(AA)条正交(在图9A中垂直)，有源区(AA)条名义上与存储槽排列成一行。美国专利No.6,339,241 of Mandelman et al.for“Structure andProcess for 6F2Trench Capacitor DRAM Cell with Vertical MOSFET and 3F+Bitline Pitch(具有垂直MOSFET和3F+位线间距的6F2槽电容器DRAM单元的结构和处理)”中描述和显示了将有源区(AA)模制为半导体表面上的条。
在模制二氧化硅条27期间，薄的第四个SiN层SN4起蚀刻停止的作用。
再参考图9A和9B，显示图8A-8C的器件10在以下处理后的情况，即通过反应离子蚀刻(RIE)以相同形状沉积和蚀刻化学气相沉积(CVD)氧化物层，以在二氧化硅条27的侧壁上形成图9A和9B所示的氧化物垫片SP。氧化物垫片SP起将邻近氧化物条27之间的间距减小到小于最小特征尺寸的作用，通过侧壁垫片SP之间的孔提供要引入的增大的的掺杂区的改进的容积(containment)。
图10A-10C显示图9A和9C的器件在以下处理后的情况，即层积(laminated)的SiN层SN1-SN4的部分不由二氧化硅条27掩蔽，并且通过四个SiN氮化硅层SN1-SN4由RIE处理(由经过条27和垫片SP的通路(access))使用试剂(reagent)蚀刻垫片SP以形成窗口W1/W2/W3，如本领域技术人员公知地，该试剂有选择地对二氧化硅惰性而侵袭氮化硅，在窗口W1/W3中暴露硅衬底15的上表面，并在宽中心窗口W2中暴露N+GC多晶硅。
图11A-11C显示图10A-10C的器件在去除二氧化硅条27和垫片SP后的情况。如图11C所示，将在隔离槽IT’中假定由二氧化硅组成的暴露的隔离槽绝缘体26通过选择硅和SiN的RIE蚀刻。在氧化物RIE期间，去除氧化物条27和关联的氧化物垫片SP。该RIE处理打开槽IT’，暴露在窗口W2任一侧上背对背单元的邻近行之间的SiN衬垫。
图12A-12C显示图11A-11C的器件在硼离子通过窗口W2离子注入隔离扩散区40后的情况。图12C显示暴露的SiN衬垫SN3已经通过窗口W2由短各向同性蚀刻方式去除，在图12C中，窗口W2很宽，穿过两个隔离槽IT’。现在暴露的在下面的AA氧化物衬垫也用短各向同性蚀刻去除，如图12C所示。然后，如图12B和12C所示，经由孔/窗口W2将N型掺杂物B(最好是硼)引入到衬底15的部分的暴露表面，衬底15中N+掺杂隔离扩散区40显示在P阱14中。用于形成隔离扩散区40的方法包括公知方法的任何一个或组合。一些例子包括但不限于如气相掺杂、倾斜离子注入、从诸如BSG或掺杂多晶硅的固态源掺杂、等离子体沉浸掺杂等的方法。与与图2A所示的向外扩散区OL和OR比较，N+掺杂隔离扩散区40通过在其间伸出(projection)的隔离扩散区40，使围绕向外扩散区OL’而存在的区域(field)与围绕邻近FET位置的向外扩散区OR’的场而存在的区域隔离或分开。
图13A-13C显示图12A-12C的器件10在附加的覆盖SiN衬垫SN5已经沉积在器件10表面上后的情况。可选地，在沉积SiN衬垫前可能生长侧壁氧化物。随后，二氧化硅填充28(最好是HDP)沉积并平面化到氮化物堆(stack)表面。在平面化步骤期间去除一些SiN是可接受的。传统使用的处理从此点继续到芯片完成，包括阱、栅极、源/漏扩散的形成和形成字线和位线导体、水平层间(interlevel)电介质和高配线水平(upper wiring level)。
说明发明可操作性的模型结果前节描述的处理步骤已经被模拟来评估本发明的可操作性。形成增大的掺杂区之后的热学预算(budget)步骤，如在本处理中当前使用地，已经应用于确定在处理结束处增大的掺杂区的容积度。
图14显示在处理结束处(在所有热处理后)，在通过环带向外扩散的中心切开的水平面中，从侧壁孔增加的恒定掺杂的模型等值线。注意增加的掺杂很好地限制于孔的宽度。
在图15和16中显示了对应的线图。
在图15中，显示根据本发明沿从孔增加掺杂的线Y1-Y1(如图14的截面所示)的线图。增加的，即加大的，掺杂仍然很好地限制于孔的宽度。
图16显示根据本发明沿从孔加大的掺杂的线X1-X1(如图14的截面所示)得到的线图。如图16所示的穿过有效区域(active area)宽度的加大的掺杂的变化相对小。
图17显示通过截面Y1-Y1切开的垂直面中处理结束处总掺杂的一组模型等浓度线。使用了以存储槽之间的中间(midway)为中心的90nm(1F)的掺杂孔宽度。注意增强的掺杂区很好地限制于中心区。
本发明的电学含意A.可实现环带向外扩散要求而不超过环带处期望的P阱掺杂浓度的程度图18是用于根据本发明的方法制造的器件的，以微伏表示的，每个邻近字线(W/L)周期中“1”的平均损失的图。图18显示通过窗口W2(孔)的增加的P阱掺杂的模型效果，其中，对环带扩散(BSOD)之间的～1.5×1017cm-3的掺杂浓度的情形，相对如图6所示的图2和3的结构，比较用于本发明结构的存储的“1”的动态损失的减少。图18中右下的曲线显示通过孔掺杂增加的效果，具有峰值浓度4.0×1017cm-3，其通过接近5∶1的比非常实质性地改进了境况。
图19显示基于图13B的完成的垂直FET ML’/MR’的背对背的对的完全的剖视图，说明完成本发明的步骤后，通过执行许多公知的附加处理步骤，形成的完全MOSFET器件的实施方式。这类公知的处理步骤应用于图13B的器件10以达到图19所示的最终结构。这些步骤包括沉积绝缘层36、导体层32、40/46、绝缘垫片34、氮化物层38。包括掩蔽和蚀刻等的附加处理步骤用于产生图19所示的器件。
如图19所示，P阱14已经形成，并且随后P阱14的上表面已经以N+掺杂物掺杂，以形成一组XA注入区30，其靠近P阱14的上(最外面的)表面。N+XA注入区30限定垂直MOSFET ML’/MR’的源扩散。应当注意，该说明还应用于P沟道器件，其中掺杂将在P阱14、平板12、环带区19、内部电极17和注入区30中反转，并且源和漏可相互转换。
注意，在源区30和向外扩散19之间，每个深槽的任何一侧形成FET沟道CH，其与栅极导体GC20并列在栅极氧化物层30的另一侧。已经在器件10表面上，在伸入(project)其中的栅极导体20旁形成二氧化硅绝缘层36。
作为电导体的两个字线32延伸入图19中的页面(page)内。已经在栅极导体20上与其接触地形成字线32。在遮盖隔离扩散区40的二氧化硅绝缘层36部分上方形成传递(passing)字线42(字线32之间的中间)。二氧化硅盖38盖着字线32和传递字线42，以形成字线堆，并且在该字线堆的侧壁形成二氧化硅垫片34，从而使位线与其上金属化形成的覆盖位线46绝缘。位线46通过二氧化硅绝缘层36中的孔(holes)向下延伸，从而与形成在P阱14表面上的XA源区30的电和机械接触。绝缘体36中的孔与垫片34并列。位线46与XA源区30直接电接触。
B.环带中间给定峰值浓度的邻近环带扩散结(junction)的掺杂浓度以图2和3的结构，甚至小如10nm的环带向外扩散也大得不可接受，这是因为在环带间的掺杂为1.5×1017cm-3时，它不能充分免除动态电荷损失机理。
增加通过窗口W2(孔)的峰值浓度为4.0×1017cm-3的硼扩散，允许在使用中接受大如47nm的环带向外扩散。
C.有关存储槽的掺杂孔环带的未对准(misalignment)的结果对于环带中间的5.5×1017cm-3的峰值P阱总掺杂浓度，及47nm的环带向外扩散，在名义上对准的情形下，在环带扩散结处的P阱掺杂浓度是1.9×1017cm-3。对于3sigma未对准(Δ＝30nm)，结处的浓度上升到4.1×1017cm-3。然而，比较要求环带间等浓度的4.7×1017cm-3的结处的浓度，这要求对图2和3的结构支持47nm的环带向外扩散。因此，甚至对假定的最坏情况的未对准情形，本发明的结构对图2和3的结构上的隔离和结漏电都提供了显著的改进。
没有已知的其它方案允许同样程度地减少单元到单元的相互作用，而又不在结漏电上折衷。这里已经说明，通过经有源区侧壁孔引入增加的掺杂，可能严格将分布限制于孔。
使用硼离子注入有源区上表面的替代方案会导致在环带深度上的过度发散(spreading)。该替代方案会在增加环带结漏电的代价下改进单元到单元的隔离，并且仅对基本规则有效，比在这里描述的本发明预期的(90nm及以下)大约大一代(generation)(110nm)。
虽然根据上述特定实施方式已经说明了本发明，但本领域的技术人员可知，在所附权利要求的精神和范围内，本发明可以以各变形实施，即在不脱离本发明的精神和范围的情况下，可在形式和细节上做出那些改变。因而，所有这样的改变在本发明的范围内，并且本发明包含所附权利要求的主题。
权利要求
1.一种用于形成垂直晶体管存储单元结构的方法，所述垂直晶体管存储单元结构具有在平面半导体衬底中形成的背对背FET单元，所述平面半导体衬底具有带垂直FET器件的多个深槽和每个都位于在半导体衬底中的掺杂区中形成的分开的槽中的多个电容；双侧向外扩散环带区，其延伸入该掺杂区中而形成；以及邻近的深槽，其使面对面的向外扩散区对从邻近深槽延伸入该掺杂区，所述方法包括下述步骤在使面对面的向外扩散环带区分开的所述背对背单元之间的所述掺杂区中形成隔离扩散区。
2.如权利要求1所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成隔离槽掩蔽层，深槽的行之间具有空隙，及然后通过所述空隙在所述隔离槽掩蔽层中蚀刻，以形成深槽的行之间的隔离槽。
3.如权利要求1所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成由二氧化硅组成的有源区衬垫的平行阵列，然后在所述隔离槽的所述侧壁上沉积形状相同的第一氮化硅衬垫，从而使所述隔离槽变窄，并在所述结构的其它表面的上方。
4.如权利要求2所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成由二氧化硅组成的有源区衬垫的平行阵列，然后在所述隔离槽的所述侧壁上沉积形状相同的第一氮化硅衬垫，从而使所述隔离槽变窄，并在所述隔离槽掩膜的上方。
5.如权利要求2所述的方法，包括在形成所述隔离扩散区前，执行下述步骤用牺牲二氧化硅填充所述隔离槽，平面化所述牺牲二氧化硅，及在所述结构上方形成覆盖氮化硅层，在所述覆盖氮化硅层上形成二氧化硅掩蔽层，及穿过所述二氧化硅掩蔽层蚀刻浅槽的平行阵列，从而通过穿过所述二氧化硅掩蔽层蚀刻，来形成与所述有源区条正交的二氧化硅条。
6.如权利要求5所述的方法，包括在形成所述隔离扩散区前，执行下述步骤对在所述深槽之间的所述扩散隔离区进行掺杂。
7.如权利要求5所述的方法，包括在形成所述隔离扩散区前，执行下述步骤在所述浅槽平行阵列的所述侧壁上形成垫片，从而形成窄浅槽，通过穿过所述窄浅槽蚀刻，形成通往所述衬底中的扩散隔离区和通往所述栅极导体的窗口，剥离所述二氧化硅掩蔽层和所述垫片，及通过所述窗口对所述扩散隔离区进行掺杂。
8.如权利要求6所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成覆盖氮化硅保护层，并在其上方形成平面化的二氧化硅层。
9.如权利要求7所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成覆盖氮化硅保护层，并在其上方形成平面化的二氧化硅层。
10.一种用于形成垂直晶体管存储单元结构的方法，所述垂直晶体管存储单元结构具有背对背FET单元，该背对背FET单元在平面半导体衬底中形成，在反掺杂的阱区下面的所述衬底中具有掺杂平板区，在其中形成的深槽通过所述阱区延伸入所述衬底中并进入所述平板区；每个深槽具有侧壁和底部，双侧向外扩散环带区在所述阱区中形成，该阱区与所述侧壁的中间向上的所述深槽并列，并且平板区在所述衬底中从所述深槽的较低水平向所述深槽的下面形成；套沿着所述深槽的所述侧壁的中间水平，从所述环带区的低部分向下到所述衬底的所述平板区形成，并且结点电介质覆盖所述深槽的低侧壁和所述底部；所述深槽具有在所述深槽的所述底部形成的电容结点，和在所述电容结点上方形成的槽顶部电介质层；所述电容结点与所述双侧向外扩散环带区电接触；栅极氧化物层在所述电容结点上方的所述深槽的所述侧壁上形成，并且栅极导体在所述深槽中，所述槽顶部电介质层的上方、所述栅极氧化物层内形成；所述方法包括下述步骤在使所述面对面的向外扩散环带区分开的所述背对背单元之间的所述衬底中形成隔离扩散区，由此，由所述隔离扩散区将围绕所述向外扩散/环带区的区域分开。
11.如权利要求10所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成隔离槽掩蔽层，深槽的行之间具有空隙，及然后通过所述空隙在所述隔离槽掩蔽层中蚀刻，以形成深槽的行之间的隔离槽。
12.如权利要求10所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成由二氧化硅组成的有源区衬垫的平行阵列，及然后在所述隔离槽的所述侧壁上沉积形状相同的第一氮化硅衬垫，从而使所述隔离槽变窄，并在所述结构的其它表面的上方。
13.如权利要求10所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成由二氧化硅组成的有源区衬垫的平行阵列，然后在所述隔离槽的所述侧壁上沉积形状相同的第一氮化硅衬垫，从而使化所述隔离槽变窄，及在所述隔离槽掩膜的上方沉积所述形状相同的第一氮化硅衬垫。
14.如权利要求12所述的方法，包括在形成所述隔离扩散区前，执行下述步骤用牺牲二氧化硅填充所述隔离槽，平面化所述牺牲二氧化硅，及在所述结构上方形成覆盖氮化硅层，在所述覆盖氮化硅层上方形成二氧化硅掩蔽层，及穿过所述二氧化硅掩蔽层蚀刻浅槽的平行阵列，从而通过穿过所述二氧化硅掩蔽层蚀刻，来形成与所述有源区条正交的二氧化硅条。
15.如权利要求14所述的方法，包括在形成所述隔离扩散区前，执行下述步骤对在所述深槽之间的所述扩散隔离区进行掺杂。
16.如权利要求14所述的方法，包括在形成所述隔离扩散区前，执行下述步骤在所述浅槽平行阵列的所述侧壁上形成垫片，从而形成窄浅槽，通过穿过所述窄浅槽蚀刻，形成通往所述衬底中的扩散隔离区和通往所述栅极导体的窗口，剥离所述二氧化硅掩蔽层和所述垫片，及通过所述窗口对所述扩散隔离区进行掺杂。
17.如权利要求14所述的方法，包括在形成所述隔离扩散区前，执行下述步骤形成覆盖氮化硅保护层，及在其上方形成平面化的二氧化硅层。
18.一种垂直晶体管存储单元结构，包括背对背FET单元，在平面半导体衬底中形成，在反掺杂的阱区下面的所述衬底中具有掺杂平板区；深槽，通过所述阱区延伸入所述平面半导体衬底中并进入所述平板区而形成的，每个深槽具有侧壁和底部；双侧向外扩散环带区，在所述阱区中形成，该阱区与所述侧壁的中间向上的所述深槽并列；平板区，在所述衬底中形成，从所述深槽的较低水平向所述深槽的下面更深地延伸入所述衬底中；及隔离扩散区，在使所述面对面的向外扩散环带区分开的所述背对背单元之间的所述衬底中形成；由此，由所述隔离扩散区将围绕所述向外扩散/环带区的区域分开。
19.如权利要求18所述的垂直晶体管存储单元结构，包括套，沿着所述深槽的所述侧壁的中间水平形成，从所述环带区的低部分向所述衬底的所述平板区更深地延伸入所述衬底中；及结点电介质，覆盖所述深槽的低侧壁和所述底部。
20.如权利要求18所述的垂直晶体管存储单元结构，包括电容结点，在所述深槽的所述底部、所述结点电介质内部形成，与所述双侧向外扩散环带区电接触；槽顶部电介质层，在所述电容结点上方形成；栅极氧化物层，在所述电容结点上方的所述深槽的所述侧壁上形成；及栅极导体，在所述深槽中，所述槽顶部电介质层的上方、所述栅极氧化物层内形成。
全文摘要
一种用于形成具有背对背FET单元的垂直晶体管存储单元结构的方法，该背对背FET单元在平面半导体衬底中形成，该平面半导体衬底具有带垂直FET器件的多个深槽和每个都位于形成在半导体衬底中的分开的槽中的多个电容。形成双侧向外扩散环带区延伸入衬底中的掺杂的半导体阱区。有面对面(confronting)的向外扩散环带区对，从邻近的深槽延伸入掺杂阱区。在掺杂阱中形成隔离扩散区，通过在其间延伸而分开面对面的隔离扩散区。
文档编号H01L21/8234GK1499611SQ03155609
公开日2004年5月26日 申请日期2003年8月29日 优先权日2002年11月6日
发明者杜尔塞蒂·奇达姆巴拉奥, 杰克·A·曼德尔曼, 卡尔·J·拉登斯, A 曼德尔曼, J 拉登斯, 杜尔塞蒂 奇达姆巴拉奥 申请人:国际商业机器公司