专利名称：蚀刻介电层形成接触窗和介层窗的方法以及镶嵌工艺的制作方法
技术领域：
本发明涉及一种使用导电掩模的蚀刻方法，尤其涉及一种利用导电掩模分散累积电荷的干蚀刻方法。
背景技术：
随着半导体制造技术越来越精密，集成电路也发生重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月增加一倍晶体管数目在集成电路上的速度发展着，所以工艺越来越精密。半导体工艺已经从1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米)，进入到2005年65纳米(0.065微米工艺)。
在半导体工艺中，接触插塞(contact plug)、介层插塞(via plug)一直是重要的技术内容，用以电性连接所有的晶体管、电容等元件以及金属内连线进而构成整个集成电路，其除了可利用钨金属、铝合金作为接触插塞、介层插塞的材料外，也可以直接运用铜工艺(copper process)来完成。而由于铜金属不易蚀刻，因此在利用铜金属作为金属内连线的电导通材料时，大多是利用单镶嵌(single damascene)或者是双镶嵌(dual damascene)工艺来形成所需的铜介层插塞(via plug)和铜导线。但是，在进行干蚀刻工艺以形成接触窗(contact hole)、介层窗(via hole)和导线沟渠(trench)时，常常会因为电荷大量蓄积在介电层上，所以在快蚀刻至介电层下方的金属层、元件或者已经接触到金属层、元件时，便常会发生金属层、元件的金属爆裂情况，使得良率下降。
请参阅图1，图1是现有蚀刻技术发生金属层爆裂的示意图。如图1所示，半导体芯片100包含有一NMOS晶体管及一PMOS晶体管，分别形成在P型半导体衬底101的P型井(P-well)102及N型井(N-well)104上，且NMOS晶体管及PMOS晶体管周围均具有一浅沟隔离(shallow trenchisolation，STI)106，用以分隔各NMOS晶体管及各PMOS晶体管；而PMOS晶体管与NMOS晶体管各包含有一栅极108、109，以及源极/漏极(source/drain)110、111设置于P型井102及N型并104中。接着，依序在P型半导体衬底101上沉积一接触蚀刻停止层(contact etch stop layer，CESL)113、一非掺杂硅玻璃(undoped silica glass，USG)112和一磷硅玻璃(phosphorus-doped silica glass，PSG)114，并覆盖在栅极108、109、源极/漏极110、111、浅沟隔离106、P型井102及N型井104上方。随后，为了将NMOS晶体管及PMOS晶体管与其他的元件以及后续制作的金属内连线电性连接，必须利用光刻、蚀刻、沉积、化学机械抛光(CMP)等工艺，形成接触插塞(contact plug)116，并使得接触插塞116的一端连接栅极108，或者连接源极/漏极110，而另外一端则和后续制作的金属层118相连接。而金属层118上方，更沉积有一介电层120，且此介电层120又可依不同的工艺考量另包含有利用高密度等离子体沉积(HDPCVD)形成的介电层(HDPoxide)119，一等离子体辅助化学气相沉积(PECVD)形成的氧化层(PEoxide)121，以及一氧化顶盖层(cap oxide)123。
同样如图1所示，随后在介电层120上方，进行一黄光工艺，用以形成一图案化的光致抗蚀剂层122，接着再利用此图案化的光致抗蚀剂122进行一干蚀刻，以于介电层120中形成所需的介层窗124。由于目前大多是利用等离子体干蚀刻来进行介层窗蚀刻工艺，因此在蚀刻工艺进行的同时，会产生大量的电荷累积在介电层120中，所以当介层窗蚀刻工艺蚀刻至金属层118表面，或者是快要蚀刻至金属层118时，这些蓄积的大量电荷便会快速从此处宣泄而出，进而导致金属层118爆开形成爆裂125，甚至连更底层的栅极108等元件也会被累积的电荷所影响而受损。
因此，如何避免干蚀刻介电层所引发的金属爆裂实为本领域急待解决的议题。
发明内容
本发明提供了一种使用导电掩模的蚀刻方法，以解决上述问题。
本发明揭露一种使用导电掩模蚀刻介电层的方法，提供介电层位于衬底上，形成图案化的导电掩模于介电层上并和衬底相接触，再利用图案化的导电掩模对介电层进行干蚀刻工艺。
本发明的一优选实施例中，是一种形成接触窗的方法，包含有提供衬底，且衬底上设置有至少一元件，形成介电层覆盖于元件和衬底上，形成导电掩模于介电层上并和衬底相接触，以及利用导电掩模进行蚀刻工艺，以于介电层中蚀刻出接触窗直至元件表面。
本发明的另一优选实施例中，是一种形成介层窗的方法，包含有提供衬底，在衬底上形成有第一介电层，且第一介电层上设置有至少一金属内连线层，形成第二介电层覆盖于金属内连线层上和第一介电层上，形成图案化的导电掩模于第二介电层上并和衬底相接触，以及利用图案化的导电掩模进行蚀刻工艺，以于第二介电层中蚀刻出至少一介层窗直至金属内连线层表面。
本发明的另一优选实施例中，是一种镶嵌工艺方法，包含有提供衬底，且衬底上设置有至少一导电线路，形成介电层于导电线路上，形成图案化的导电掩模于介电层上并和衬底相接触，利用图案化的导电掩模进行蚀刻工艺，以于介电层形成至少一开口直至导电线路表面，以及填充铜金属于开口中。
本发明利用导电掩模，使得干蚀刻所产生的电荷，分布在大面积的导电掩模上，并导入衬底中，所以不会大量蓄积电荷在被蚀刻的介电层区域，也就不会发生金属内连线以及元件的金属爆裂情况，让半导体晶片的良率提高。
图1是现有蚀刻技术发生金属层爆裂的示意图；图2是本发明应用在蚀刻接触窗的工艺示意图；图3是本发明应用在蚀刻介层窗的工艺示意图；图4是本发明应用在蚀刻介层窗的另一实施例的工艺示意图；图5是本发明应用在双镶嵌(dual damascene)工艺的一优选实施例的示意图。
主要元件符号说明100、200 互补金属氧化物半导体晶体管101、201 P型半导体衬底102、202 P型井104、204 N型井106、206 浅沟隔离
108、109、208、209 栅极110、111、210、211 源极/漏极112、212 非掺杂硅玻璃113、213 接触蚀刻停止层114、214 磷硅玻璃116、216 接触窗插塞118、218 金属层119、121、219、221 氧化层123、223 氧化顶盖层120、220、302、306、308 介电层122 光致抗蚀剂124、224 介层窗125 爆裂215、222、314 导电掩模217 接触窗225 金属层227 光致抗蚀剂层300 晶体管301 衬底304 铜插塞310、316 开口具体实施方式
请参阅图2，图2是本发明应用在蚀刻接触窗的工艺示意图。半导体芯片200包括一NMOS晶体管及一PMOS晶体管，分别形成在P型半导体衬底201的P型井(P-well)202及N型井(N-well)204上，且NMOS晶体管及PMOS晶体管周围均具有一浅沟隔离(STI)206，用以分隔各NMOS晶体管及各PMOS晶体管；而PMOS晶体管与NMOS晶体管各包括一栅极208、209，以及源极/漏极(source/drain)210、211设置于P型井202及N型井204中。
接着，依序在P型半导体衬底201上沉积一接触蚀刻停止层(CESL)213、一非掺杂硅玻璃(USG)212和一磷硅玻璃(PSG)214，并覆盖在栅极208、209、源极/漏极210、211、浅沟隔离206、P型井202及N型井204上方。随后，本发明再进行一黄光(lithography)工艺及光刻(Photo-lithography)工艺，用以形成一图案化的导电掩模215覆盖在磷硅玻璃214上方，且图案化的导电掩模215一直延伸至半导体芯片200的边缘和P型半导体衬底201接触，然后再进行接触窗217的干蚀刻工艺。
值得注意的是，在本发明的实施例中，导电掩模215是由一导电光致抗蚀剂所构成，其包括导电树脂(resin)、溶剂和敏化剂(sensitizer)，例如导电树脂可以是3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸酯共聚物(3-hexyl-thiophene-3thiophene-ethane-methcylate copolymer)，溶剂可用氯化金的乙腈(aceto-nitrile solution ofgold chloride)溶液，敏化剂则可为氯化金(goldchloride)等，当然导电光致抗蚀剂的材质不限定于上述成分，本发明也可选用其他市售配方成分的导电光致抗蚀剂产品来应用。此外，也可视工艺的需求及其他考量，而在磷硅玻璃214上方先形成一抗反射层(ARC)，然后再形成导电掩模215，以于光刻(Photo-lithography)工艺时，获得较佳的图案化的导电掩模215结构。再者，位于磷硅玻璃214上方的图案化的导电掩模215可以选择完整覆盖住整个半导体芯片200的边缘，也可选择部分接触半导体芯片200的边缘，无论图案化的导电掩模215是完整覆盖或者是部分接触半导体芯片200的边缘皆可使得接触窗217的干蚀刻工艺中产生的静电荷被导入P型半导体衬底201中。
本发明也可应用在蚀刻介层窗的标准工艺，请参考图3，图3是本发明应用在蚀刻介层窗的工艺示意图。接续图2的半导体工艺，当接触窗217的蚀刻步骤完成后，随即去除导电掩模215，并进行一清洗工艺，于是便可于非掺杂硅玻璃212和磷硅玻璃214中形成所需的接触窗217直至栅极208、209表面或者源极/漏极210、211的表面，接下来，即可沉积钽(Ta)、氮化钽(TaN)、钨等金属，并利用一化学机械抛光(CMP)，以形成接触插塞216。接着，再利用沉积、黄光、蚀刻等工艺，以形成一铝铜合金等组成的图案化的金属层218，使得接触窗插塞216的一端连接栅极208，或者连接源极/漏极(source/drain)210等掺杂区，另外一端则和图案化的金属层218相连接，进而形成金属内连线层。随后再视产品需求及工艺考量，沉积一复合式介电层220，例如此介电层220可包括利用高密度等离子体沉积出的氧化层(HDP oxide)219，一利用等离子体辅助化学气相沉积(PECVD)形成的氧化层(PE oxide)221，以及一氧化顶盖层(cap oxide)223。最后本发明再形成一图案化的导电掩模222覆盖在介电层220上方，且图案化的导电掩模222一直延伸至半导体芯片200的边缘和P型半导体衬底201接触，然后进行介层窗224的干蚀刻工艺，以于介电层220中形成所需的介层窗224直至相对应的图案化的金属层218表面。
同样地，本实施例的导电掩模222也是一导电光致抗蚀剂，而且也可视工艺的需求及其他考量，而先在介电层220上方形成一抗反射层(ARC)，然后再形成导电掩模222，以于光刻(Photo-lithography)工艺时，获得较佳的图案化的导电掩模222结构。该图案化的导电掩模222也可选择完整覆盖住整个半导体芯片200的边缘，也可部分接触半导体芯片200的边缘，使介层窗224的干蚀刻工艺中产生的静电荷被导入P型半导体衬底201中。
值得一提的是本发明的导电掩模215、222除了可由上述实施例的导电光致抗蚀剂构成外，也可以为一金属层与一光致抗蚀剂层的下、上堆叠的结构。例如，请参考图4，图4是本发明应用在蚀刻介层窗的另一实施例的工艺示意图。如图4所示，介电层220在沉积完毕后，可先溅镀一金属层225，然后再于其上形成一图案化的光致抗蚀剂层227，用来于介电层220中定义各介层窗224的位置。由于图4所示的导电掩模222是一金属层225与一光致抗蚀剂层227的下、上堆叠的结构，其中该金属层225和光致抗蚀剂层227的堆叠结构一直延伸至半导体芯片200的边缘，和P型半导体衬底201接触。因此在进行图案转移时，可直接利用图案化的光致抗蚀剂层227当作蚀刻掩模，先蚀刻金属层225，然后再蚀刻介电层220，以于介电层220中蚀刻出所需的各介层窗224，或者是利用两段式的图案转移工艺，亦即先利用图案化的光致抗蚀剂层227当作蚀刻掩模来蚀刻金属层225，以将光致抗蚀剂层227的图案转移至金属层225中，接着去除光致抗蚀剂层227之后，再利用图案化的金属层225当作蚀刻掩模来进行介层窗224的干蚀刻工艺。
由于本发明是利用图案化的导电掩模215、222当作蚀刻掩模，因此在进行接触窗(contact hole)217、介层窗(via hole)224、或浅沟(trench)等的单镶嵌(single damascene)开口的等离子体干蚀刻工艺时，所形成的电荷便可以分别藉由导电掩模215、222的电传导特性来平均分散，而不会累积在磷硅玻璃(PSG)214、非掺杂硅玻璃(USG)212、接触蚀刻停止层(CESL)213以及介电层220中，加上导电掩模215、222皆与P型半导体衬底201接触，所以干蚀刻工艺所形成的电荷便可以导入P型半导体衬底201中，因此便不会像现有技术一样，造成电荷大量蓄积在介电层的局部区域中，并在快蚀刻至介电层下方的金属层、元件或者已经接触到金属层、元件时，发生金属层、元件的金属爆裂情况。另外，本发明的导电掩模若为金属层与光致抗蚀剂层的堆叠结构时，还可选择特定的金属材质来结合后续的工艺而具有不同的功能性，例如导电掩模222若是由氮化钛(TiN)、氮化钽钛(TaN)等构成时，除了可以避免现有技术中金属爆裂的情况外，又可增加以KLA-TencorAIT型号晶片检测系统对介电层220进行量测线上缺陷与微粒，例如残留(residues)、划伤(micro scratch)等缺陷的检出率，而且还可以作为介层窗224插塞的金属机械抛光停止层，并于后续金属插塞的机械抛光工艺中一并被去除。
此外，本发明也可运用在铜工艺(copper process)的单镶嵌(singledamascene)或者是双镶嵌(dual damascene)工艺，用以形成所需的铜介层插塞(via plug)和铜导线。请参阅图5，图5是本发明应用在双镶嵌(dual damascene)工艺的一优选实施例的示意图。半导体芯片300包括衬底301，一介电层302，至少一导电结构，例如金属插塞或金属图案等导电线路304设于介电层302中，而介电层302与导电线路304上方另沉积一介电层306、一图案化的介电层308。其中，图案化的介电层308可为等离子体辅助化学气相沉积(PECvD)出的一氧化层(PE oxide)，其是先利用一光致抗蚀剂层(未显示)并经由黄光蚀刻等图案转移步骤之后，以产生有多个开口310图案，用来定义金属内连线的铜导线的位置。接着，形成一图案化的导电掩模314于介电层306、308上方，该导电掩模314一直延伸至半导体芯片300的边缘并和衬底301相接触，且图案化的导电掩模314具有至少一开口316，用来定义金属内连线的铜介层插塞的位置，随后经由干蚀刻工艺，即可于介电层306中形成介层窗(未显示)。然后去除图案化的导电掩模314，并再利用图案化的介电层308进行蚀刻，便可于介电层306中形成所需的浅沟(trench)图案(未显示)，最后再于双镶嵌开口中同时形成铜介层插塞和铜导线。而浅沟先制(trench first)、介层先制(via first)或无蚀刻停止层等的双镶嵌(dual damascene)工艺步骤相仿，其浅沟掩模与介层掩模皆可运用本发明的导电掩模来定义图案并避免金属爆裂，在此不多加赘述。
由于，导电掩模314的材质可以是大面积覆盖在介电层306、308上方的导电光致抗蚀剂，且又和衬底301相接触，所以当干蚀刻工艺进行时，电荷不会向现有技术中大量蓄积在介电层306、308被蚀刻的区块中，而是分布在大面积的导电光致抗蚀剂上，并导入衬底301中，所以当蚀刻至快接触到导电线路304，或者是已经接触到导电线路304时，不会因为大量的电荷蓄积，而引发金属爆裂。当然，如前所述，在本实施例中，导电掩模314也可以利用一金属层与一光致抗蚀剂层的堆叠结构所构成，也就是在形成开口310之后，可先沉积一层金属层和一光致抗蚀剂层作为导电掩模，将此金属层和其上的光致抗蚀剂层图案化后，再进行介层窗的干蚀刻。当然，在进行介层窗干蚀刻前，可选择先洗去光致抗蚀剂层或者留下光致抗蚀剂层再进行介层窗的干蚀刻工艺。
值得一提的是，本发明也可应用于单镶嵌工艺中，即利用导电掩模和黄光蚀刻工艺先形成介层窗开口或浅沟开口，再利用导电掩模和黄光蚀刻工艺于介电层中形成金属层的开口，再沉积上铜金属形成铜插塞或铜导线，因为电荷是和大面积的导电掩模接触，所以不会大量累积电荷，当蚀刻介电层时，不会发生金属爆裂的情况。
在现有技术中，因为电荷大量蓄积之故，所以干蚀刻介电层几至金属插塞、导电线路、掺杂区或者栅极等元件时，现有技术会发生金属爆裂甚至栅极介电层击穿(breakdown)的情况，影响品质、良率，并严重降低产能，而本发明利用导电掩模，使得干蚀刻所产生的电荷，得以传导并分布在大面积的导电掩模上，并导入衬底中，所以不会大量蓄积电荷在介电层被蚀刻的局部区域中，也就不会发生金属内连线以及元件等的金属爆裂情况，半导体晶片的良率即可提高。而且，导电掩模除了可直接采用导电光致抗蚀剂材质，以避免金属爆裂的优点之外，本发明还可以使用金属层与光致抗蚀剂层的复合结构，以利用特定材质的金属层又可增加以KLA-TencorAIT型号晶片检测系统对介电层进行量测线上缺陷与微粒，例如残留(residues)、划伤(micro scratch)等缺陷的检出率，并且可以作为后续介层插塞的化学机械抛光的停止层，并于该机械抛光工艺中一并被去除，达到简化工艺降低成本的目的。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种蚀刻介电层的方法，该介电层位于一衬底上方，该方法是先形成一图案化的导电掩模于该介电层上并与该衬底接触，再利用该图案化的导电掩模对该介电层进行一干蚀刻工艺，其中该干蚀刻工艺所产生的一电荷经由该图案化的导电掩模导入该衬底中。
2.如权利要求1所述的方法，其中该干蚀刻工艺包括一接触窗蚀刻工艺、一介层窗蚀刻工艺或一单镶嵌开口蚀刻工艺。
3.如权利要求2所述的方法，其中该图案化的导电掩模是一导电光致抗蚀剂，用来于该介电层中定义该接触窗、该介层窗或该单镶嵌开口的位置。
4.如权利要求3所述的方法，其中该导电光致抗蚀剂包括一导电树脂；一溶剂；以及一敏化剂。
5.如权利要求4所述的方法，其中该导电树脂包括3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸酯共聚物。
6.如权利要求4所述的方法，其中该溶剂是包括氯化金的乙腈溶液。
7.如权利要求4所述的方法，其中该敏化剂包括氯化金。
8.如权利要求2所述的方法，其中该图案化的导电掩模是包括一金属层与一光致抗蚀剂层的堆叠结构，用来定义该介层窗于该介电层中的位置。
9.如权利要求8所述的方法，其中该金属层包括氮化钛。
10.如权利要求8所述的方法，其中该图案化的导电掩模还包括一抗反射层，设于该金属层与该光致抗蚀剂层之间。
11.如权利要求1所述的方法，其中该图案化的导电掩模接触该衬底的边缘。
12.一种形成接触窗的方法，包括提供一衬底，且该衬底上设置有至少一元件；形成一介电层覆盖于该元件和该衬底上；形成一导电掩模于该介电层上并与该衬底接触；以及利用该导电掩模进行一蚀刻工艺，以于该介电层中蚀刻出一接触窗直至该元件表面，其中该蚀刻工艺所产生的一电荷是经由该导电掩模导入该衬底中。
13.如权利要求12所述的方法，其中该些元件包括一栅极或一掺杂区。
14.如权利要求12所述的方法，其中该导电掩模是一图案化的导电光致抗蚀剂，其包括一导电树脂、一溶剂以及一敏化剂，用来定义该接触窗于该介电层中的位置。
15.如权利要求12所述的方法，其中该图案化的导电掩模是包括一金属层与一光致抗蚀剂层的堆叠结构，用来定义该介层窗于该介电层中的位置。
16.如权利要求15所述的方法，其中该金属层包括氮化钛。
17.如权利要求15所述的方法，其中该图案化的导电掩模还包括一抗反射层，设于该金属层与该光致抗蚀剂层之间。
18.如权利要求12所述的方法，其中该导电掩模接触该衬底的边缘。
19.一种形成介层窗的方法，包括提供一衬底，该衬底上形成有一第一介电层，且该第一介电层上设置有至少一金属内连线层；形成一第二介电层，覆盖于该金属内连线层上和该第一介电层上；形成一图案化的导电掩模于该第二介电层上并与该衬底接触；以及利用该图案化的导电掩模进行一蚀刻工艺，以于该第二介电层中蚀刻出至少一介层窗直至该金属内连线层表面，其中该蚀刻工艺所产生的一电荷是经由该图案化的导电掩模导入该衬底中。
20.如权利要求19所述的方法，其中该图案化的导电掩模是一导电光致抗蚀剂，其包括一导电树脂、一溶剂以及一敏化剂，用来定义该介层窗于该第二介电层中的位置。
21.如权利要求19所述的方法，其中该图案化的导电掩模是包括一金属层与一光致抗蚀剂层的堆叠结构，用来定义该介层窗于该第二介电层中的位置。
22.如权利要求21所述的方法，其中该金属层包括氮化钛。
23.如权利要求21所述的方法，其中该图案化的导电掩模还包括一抗反射层，设于该金属层与该光致抗蚀剂层之间。
24.如权利要求19所述的方法，其中该图案化的导电掩模接触该衬底的边缘。
25.一种镶嵌工艺方法，包括提供一衬底，且该衬底上设置有至少一导电线路；形成一介电层于该导电线路上；形成一图案化的导电掩模于该介电层上并与该衬底接触；利用该图案化的导电掩模进行一蚀刻工艺，以于该介电层形成至少一开口直至该导电线路表面，该蚀刻工艺所产生的一电荷是经由该图案化的导电掩模导入该衬底中；以及填充一铜金属于该开口中。
26.如权利要求25所述的方法，其中该导电线路是一接触插塞，且该开口是一单镶嵌开口。
27.如权利要求25所述的方法，其中该导电线路是一金属内连线，且该开口是一双镶嵌开口。
28.如权利要求25所述的方法，其中该图案化的导电掩模是一导电光致抗蚀剂，其包括一导电树脂、一溶剂以及一敏化剂，用来定义该开口于该介电层中的位置。
29.如权利要求28所述的方法，其中该导电树脂是3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸酯共聚物。
30.如权利要求28所述的方法，其中该溶剂是氯化金的乙腈溶液。
31.如权利要求28所述的方法，其中该敏化剂是氯化金。
32.如权利要求25所述的方法，其中该图案化的导电掩模接触该衬底的边缘。
全文摘要
一种使用导电掩模蚀刻介电层的方法，首先提供介电层位于衬底上，形成图案化的导电掩模于介电层上并和衬底相接触，再利用图案化的导电掩模对介电层进行干蚀刻工艺，藉以利用导电掩模分散掉干蚀刻工艺所产生的电荷，故不会蓄积大量电荷在被干蚀刻的介电层上，进而可有效抑制介电层覆盖的金属内连线以及元件发生爆裂的情况。
文档编号H01L21/70GK1967785SQ20051012048
公开日2007年5月23日 申请日期2005年11月18日 优先权日2005年11月18日
发明者施惠绅 申请人:联华电子股份有限公司