专利名称：单脉冲基片集成波导缝隙阵列天线的制作方法
技术领域：
本发明涉及一种毫米波与微波器件，尤其涉及一种集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线。
背景技术：
单脉冲天线的概念源自干涉仪，它有单个雷达脉冲周期内可以得到目标的仰角、方位角和距离的信息.传统的单脉冲系统多采用抛物面天线、卡塞格伦天线和镜面天线等，其比较网络多采用加工精度要求很高的波导结构，所以同时存在体积大、重量大、成本高以及难以集成等弱点。设计一种结构紧凑、易于集成并且生产成本较低的单脉冲天线系统具有重要的实际意义。
发明内容
本发明提供一种重量轻、损耗低、平面结构的集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线。
本发明采用如下技术方案一种集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线，包括基片集成波导缝隙阵列天线本体及4个天线输入和或输出端口，还包括和差相位比较网络，和差相位比较网络包括和波速通道、水平差波速通道、对角面差波速通道及垂直方向差波速通道，该和差相位比较网络的和波速通道、水平差波速通道、对角面差波速通道及垂直方向差波速通道分别由2行或2行以上的金属化通孔构成，在和波速通道及水平差波速通道的一端与上述4个端口中的2个天线输入和或输出端口之间设有90度三分贝第一定向耦合器且90度三分贝第一定向耦合器的4个端口分别与和波速通道的一端、水平差波速通道的一端及4个端口中的2个天线输入和或输出端口连接，在对角面差波速通道及垂直方向差波速通道的一端与上述4个端口中的另2个天线输入和或输出端口之间设有90度三分贝第二定向耦合器且该90度三分贝第二定向耦合器的4个端口分别与对角面差波速通道的一端、垂直方向差波速通道的一端及另2个天线输入和或输出端口连接，在和波速通道及对角面差波速通道的另一端与基片集成波导缝隙阵列天线本体的2个输出和或输入端口之间设有90度三分贝第三定向耦合器且该90度三分贝第三定向耦合器的4个端口分别与和波速通道的另一端、对角面差波速通道的另一端及基片集成波导缝隙阵列天线本体的2个输出和或输入端口连接，在水平差波速通道及垂直方向差波速通道的另一端与基片集成波导缝隙阵列天线本体的另2个输出和或输入端口之间设有90度三分贝第四定向耦合器且该90度三分贝第四定向耦合器的4个端口分别与水平差波速通道的另一端、垂直方向差波速通道的另一端及基片集成波导缝隙阵列天线本体的另2个输出和或输入端口连接，上述90度三分贝定向耦合器由2个共边界的基片集成波导组成，在2个基片集成波导的公共边界上设有耦合窗，在和波速通道的一端与90度三分贝第一定向耦合器之间设有90°相位延迟线且和波速通道的一端通过90°相位延迟线与90度三分贝第一定向耦合器连接，在和波速通道的另一端与90度三分贝第三定向耦合器之间设有90°相位延迟线且和波速通道的另一端通过90°相位延迟线与90度三分贝第三定向耦合器连接，在90度三分贝第三定向耦合器与基片集成波导缝隙阵列天线本体的输出和或输入端口之间设有90°相位延迟线90度三分贝第三定向耦合器通过90°相位延迟线与基片集成波导缝隙阵列天线本体的输出和或输入端口连接，在水平差波速通道的另一端与90度三分贝第四定向耦合器设有90°相位延迟线且水平差波速通道的另一端通过90°相位延迟线与90度三分贝第四定向耦合器连接，在90度三分贝第四定向耦合器与集成波导缝隙阵列天线本体的输出和或输入端口之间设有90°相位延迟线且90度三分贝第四定向耦合器通过90°相位延迟线与集成波导缝隙阵列天线本体的输出和或输入端口连接，在90度三分贝第二定向耦合器与垂直方向差波速通道的一端之间设有90°相位延迟线且90度三分贝第二定向耦合器通过90°相位延迟线与垂直方向差波速通道连接。
与现有技术相比，本发明具有如下优点1.结构紧凑，易于集成传统的单脉冲天线系统均是由独立的和差比较网络和天线阵列组成，结构分散，安装调试烦琐.本发明将90度三分贝耦合器、90度相位延迟线组合成单脉冲和差网络，再与多路功率分配器及缝隙天线阵列结合起来，采用基片集成波导技术实现了平面单脉冲天线阵列。本发明可以非常容易地集成在雷达系统当中，安装调试极为方便。
2.低损耗本发明所采用的基片集成波导(SIW)技术在结构上由上、下金属敷层和两侧的金属化通孔组成，对工作频带内的电磁波呈现为一种类似传统填充介质矩形金属波导的导波结构，所以电磁能量不会耗散到该结构之外，与传统的微带结构相比辐射损耗更低，因而具有低损耗的特性。
3.低成本由于该基片集成波导(SIW)结构仅由单层介质板外加上、下两层金属敷层和两侧的金属化通孔构成，所以可以采用目前非常成熟的单层印刷电路板(PCB)生产工艺来生产，成本十分低廉。
4.加工难度低，易于大规模生产传统的矩形金属波导对加工精度要求非常高，加工难度大，故不可能大规模生产。而该基片集成波导(SIW)结构采用单层印刷电路板(PCB)生产工艺就可能达到要求的精度并有满意的性能，所以能够大规模生产，加工难度也低了很多。
5.器件上、下表面均有金属覆盖，抗干扰能力强。
图1是本发明的结构主视图。
图2是本发明的结构侧视图。
图3是本发明的结构后视图。
图4是本发明的金属化通孔的结构示意图。
图5是本发明的驻波性能测试结果，可以看出在工作带宽大于2GHz。
图6是本发明的天线辐射方向图测试结果。
图7是本发明的90度三分贝定向耦合器的结构示意图，351、352、353及354是定向耦合器的4个端口。
具体实施例方式
本实施例是一种集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线。
参照图2，本实施例集成在一块双面覆有金属箔51、52的介质基片5上。
参照图1及图3，本实施例所述的一种集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线，包括基片集成波导缝隙阵列天线本体1及4个天线输入和或输出端口Port1、Port2、Port3、Port4，还包括和差相位比较网络，和差相位比较网络包括和波速通道21、水平差波速通道22、对角面差波速通道23及垂直方向差波速通道24，该和差相位比较网络的和波速通道21、水平差波速通道22、对角面差波速通道23及垂直方向差波速通道24分别由2行或2行以上的金属化通孔构成，在和波速通道21及水平差波速通道22的一端与上述4个端口中的2个天线输入和或输出端口Port1、Port2之间设有90度三分贝第一定向耦合器31且90度三分贝第一定向耦合器31的4个端口分别与和波速通道21的一端、水平差波速通道22的一端及4个端口中的2个天线输入和或输出端口Port1、Port2连接，在对角面差波速通道23及垂直方向差波速通道24的一端与上述4个端口中的另2个天线输入和或输出端口Port3、Port4之间设有90度三分贝第二定向耦合器32且该90度三分贝第二定向耦合器32的4个端口分别与对角面差波速通道23的一端、垂直方向差波速通道24的一端及另2个天线输入和或输出端口Port3、Port4连接，在和波速通道21及对角面差波速通道23的另一端与基片集成波导缝隙阵列天线本体1的2个输出和或输入端口Port6、Port7之间设有90度三分贝第三定向耦合器33且该90度三分贝第三定向耦合器33的4个端口分别与和波速通道21的另一端、对角面差波速通道23的另一端及基片集成波导缝隙阵列天线本体1的2个输出和或输入端口Port6、Port7连接，在水平差波速通道22及垂直方向差波速通道24的另一端与基片集成波导缝隙阵列天线本体1的另2个输出和或输入端口Port5、Port8之间设有90度三分贝第四定向耦合器34且该90度三分贝第四定向耦合器34的4个端口分别与水平差波速通道22的另一端、垂直方向差波速通道24的另一端及基片集成波导缝隙阵列天线本体1的另2个输出和或输入端口Port5、Port8连接，参照图7上述90度三分贝定向耦合器由2个共边界的基片集成波导组成，在2个基片集成波导的公共边界上设有耦合窗355，在和波速通道21的一端与90度三分贝第一定向耦合器31之间设有90°相位延迟线41且和波速通道21的一端通过90°相位延迟线41与90度三分贝第一定向耦合器31连接，在和波速通道21的另一端与90度三分贝第三定向耦合器33之间设有90°相位延迟线42且和波速通道21的另一端通过90°相位延迟线42与90度三分贝第三定向耦合器33连接，在90度三分贝第三定向耦合器33与基片集成波导缝隙阵列天线本体1的输出和或输入端口Port6之间设有90°相位延迟线43且90度三分贝第三定向耦合器33通过90°相位延迟线43与基片集成波导缝隙阵列天线本体1的输出和或输入端口Port6连接，在水平差波速通道22的另一端与90度三分贝第四定向耦合器34设有90°相位延迟线44且水平差波速通道22的另一端通过90°相位延迟线44与90度三分贝第四定向耦合器34连接，在90度三分贝第四定向耦合器34与集成波导缝隙阵列天线本体1的输出和或输入端口Port5之间设有90°相位延迟线45且90度三分贝第四定向耦合器34通过90°相位延迟线45与集成波导缝隙阵列天线本体1的输出和或输入端口Port5连接，在90度三分贝第二定向耦合器32与垂直方向差波速通道24的一端之间设有90°相位延迟线46且90度三分贝第二定向耦合器32通过90°相位延迟线46与垂直方向差波速通道24连接。
参照图4，金属化通孔为设在双面覆有金属箔51、52的介质基片5上的通孔，在该通孔内设有金属套6且该金属套6与金属箔51、52连接。
参照图5，天线的-10分贝驻波带宽为2.4GHZ(30.9GHz～32.3GHz)。
参照图6，和波束的副瓣电平为-11.2分贝，差波束的零伸为-46.3dB。
参照图7，在图示的耦合器结构中，四个端口351、352、353、354是相互等价的。当351作为输入端时，352为隔离端；353为直通端；354为耦合端。355所示为对应的耦合缝。
权利要求
1.一种集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线，包括基片集成波导缝隙阵列天线本体(1)及4个天线输入和或输出端口(Port1、Port2、Port3、Port4)，其特征在于还包括和差相位比较网络，和差相位比较网络包括和波速通道(21)、水平差波速通道(22)、对角面差波速通道(23)及垂直方向差波速通道(24)，该和差相位比较网络的和波速通道(21)、水平差波速通道(22)、对角面差波速通道(23)及垂直方向差波速通道(24)分别由2行或2行以上的金属化通孔构成，在和波速通道(21)及水平差波速通道(22)的一端与上述4个端口中的2个天线输入和或输出端口(Port1、Port2)之间设有90度三分贝第一定向耦合器(31)且90度三分贝第一定向耦合器(31)的4个端口分别与和波速通道(21)的一端、水平差波速通道(22)的一端及4个端口中的2个天线输入和或输出端口(Port1、Port2)连接，在对角面差波速通道(23)及垂直方向差波速通道(24)的一端与上述4个端口中的另2个天线输入和或输出端口(Port3、Port4)之间设有90度三分贝第二定向耦合器(32)且该90度三分贝第二定向耦合器(32)的4个端口分别与对角面差波速通道(23)的一端、垂直方向差波速通道(24)的一端及另2个天线输入和或输出端口(Port3、Port4)连接，在和波速通道(21)及对角面差波速通道(23)的另一端与基片集成波导缝隙阵列天线本体(1)的2个输出和或输入端口(Port6、Port7)之间设有90度三分贝第三定向耦合器(33)且该90度三分贝第三定向耦合器(33)的4个端口分别与和波速通道(21)的另一端、对角面差波速通道(23)的另一端及基片集成波导缝隙阵列天线本体(1)的2个输出和或输入端口(Port6、Port7)连接，在水平差波速通道(22)及垂直方向差波速通道(24)的另一端与基片集成波导缝隙阵列天线本体(1)的另2个输出和或输入端口(Port5、Port8)之间设有90度三分贝第四定向耦合器(34)且该90度三分贝第四定向耦合器(34)的4个端口分别与水平差波速通道(22)的另一端、垂直方向差波速通道(24)的另一端及基片集成波导缝隙阵列天线本体(1)的另2个输出和或输入端口(Port5、Port8)连接，上述90度三分贝定向耦合器由2个公边界的基片集成波导组成，在2个基片集成波导的公共边界上设有耦合窗(355)，在和波速通道(21)的一端与90度三分贝第一定向耦合器(31)之间设有90°相位延迟线(41)且和波速通道(21)的一端通过90°相位延迟线(41)与90度三分贝第一定向耦合器(31)连接，在和波速通道(21)的另一端与90度三分贝第三定向耦合器(33)之间设有90°相位延迟线(42)且和波速通道(21)的另一端通过90°相位延迟线(42)与90度三分贝第三定向耦合器(33)连接，在90度三分贝第三定向耦合器(33)与基片集成波导缝隙阵列天线本体(1)的输出和或输入端口(Port6)之间设有90°相位延迟线(43)且90度三分贝第三定向耦合器(33)通过90°相位延迟线(43)与基片集成波导缝隙阵列天线本体(1)的输出和或输入端口(Port6)连接，在水平差波速通道(22)的另一端与90度三分贝第四定向耦合器(34)设有90°相位延迟线(44)且水平差波速通道(22)的另一端通过90°相位延迟线(44)与90度三分贝第四定向耦合器(34)连接，在90度三分贝第四定向耦合器(34)与集成波导缝隙阵列天线本体(1)的输出和或输入端口(Port5)之间设有90°相位延迟线(45)且90度三分贝第四定向耦合器(34)通过90°相位延迟线(45)与集成波导缝隙阵列天线本体(1)的输出和或输入端口(Port5)连接，在90度三分贝第二定向耦合器(32)与垂直方向差波速通道(24)的一端之间设有90°相位延迟线(46)且90度三分贝第二定向耦合器(32)通过90°相位延迟线(46)与垂直方向差波速通道(24)连接。
全文摘要
本发明公开了一种重量轻、损耗低、平面结构的集成和差相位比较网络的单脉冲基片集成波导缝隙阵列天线；包括基片集成波导缝隙阵列天线本体及4个天线输入和或输出端口，还包括和差相位比较网络，和差相位比较网络包括和波速通道、水平差波速通道、对角面差波速通道及垂直方向差波速通道，该天线由于该基片集成波导(SIW)结构仅由单层介质板外加上、下两层金属敷层和两侧的金属化通孔构成，所以可以采用目前非常成熟的单层印刷电路板(PCB)生产工艺来生产，成本十分低廉；结构紧凑，易于集成，低损耗，加工难度低，易于大规模生产，器件上、下表面均有金属覆盖，抗干扰能力强。
文档编号H01Q13/10GK1937316SQ20061009684
公开日2007年3月28日 申请日期2006年10月20日 优先权日2006年10月20日
发明者洪伟, 刘冰 申请人:东南大学