专利名称：掺杂剂区重叠中的对齐标记的制作方法
技术领域：
本发明涉及集成电路的一般制作。更特定来说，本发明是用于掩模对准的对齐标 记及以半导体工艺制作所述标记的方法。
背景技术：
在集成电路生产中，层间对准和制作掩模的对齐是关键的。将一个掩模层和另一 掩模层对准或将掩模层和先前涂敷的掺杂剂对准对有源装置的制作或对电属性(例如， 绝缘能力、阈值参数或击穿电压)常常是关键的。制作步骤序列的未对准可能意味着 装置不合乎规格或不可操作。装置在生产中的产量和特性数可显著地变化，从而导致 大量的成本结果。
通常，半导体晶圆片上的装置部点将在切口或划线区域内具有对准或对齐标记。 这些对齐标记允许自动或手动调节的光学设备(例如，掩模对准工具)将掩模层和电 路小片部点对齐。在掩模对准中存在许多相互依赖，包含跨越掩模表面的特征中缺少 "偏心(run-out)"(非线性度)以及掩模相对于电路小片表面的准确平面度。为了 准确地表现电路小片区域中间的特征，必须在相当大的距离上将这些量的变化保持在 最小。
为满足规格且按打算执行，某些技术要求将装置尺寸严格地定位。装置性能参数 (例如，击穿电压、阈值电压及电绝缘能力)严格依据某些集成电路技术(例如，高 电压MOS (HVMOS) 、 DMOS及BCDMOS (双极CMOS-DMOS))中的制作层间 对齐。这些技术严格依赖于制作对准以具有足够的电性能特性和产量。
例如，在DMOS工艺中，漏极到源极击穿电压(BVDSS)和"通道上电阻" (RDS(ON))随层间对齐中的变化直接地变化。需要一种允许掩模对准和关键层的对齐 在电路小片部点框架或电路小片部点本身中完成的方法和结构。
发明内容
双阱集成电路工艺是使用两个掺杂剂区的重叠来制造的。在所述重叠区中，通过 进一步蚀刻穿透保护层和第一掺杂剂窗口处的半导体衬底的上层来制作对齐标记。在 蚀刻之后，涂敷钝化层。所述第一掺杂剂窗口是第一阱的掺杂步骤和对最上保护层的 第一蚀刻的人工制品。所述重叠区由两种掺杂剂形成。改进的对准能力提供对依据拓 扑对齐的关键装置电操作参数的相称增强。制作对齐标记不需要额外的掩模，且不会发生像用氧化物层制造对齐标记一样的附加拓扑聚集。避免额外氧化物制作的能力意 味着晶圆片保持平坦，这将增强使用平坦表面执行接续制作步骤的能力。
图1-8是以半导体工艺形成对齐标记的例示性剖面图。
图9是以半导体工艺制作本发明的对齐标记的例示性工序流程图。
具体实施例方式
参见图1，双阱工艺100的例示性起始剖面开始于定位在半导体衬底105顶部的 氧化物绝缘层110。在氧化物绝缘层110上方产生绝缘体上硅层115的连续层。
在特定的例示性实施例中，氧化物绝缘层110是从3000到20000埃(A)范围内 的二氧化硅(Si02)。例如，如果衬底105是硅，则氧化物绝缘层IIO热生长在半导 体衬底105的顶部。将绝缘体上硅层115制作到氧化物绝缘层IIO顶部上，厚度范围 介于0.2微米到20微米()am)之间。第一氧化物层120是热生长在绝缘体上硅层110 上的厚100 A的衬垫氧化物。在第一氧化物层120上涂敷厚200 A的氮化硅(SiN)以 形成氮化硅层125。在氮化硅层125上，通过高密度电浆化学气相沉积(HDP-CVD) 产生厚500 A的氧化物层来形成第二氧化物层130。
参见图2,在第二氧化物130顶部涂敷(例如)厚6000A的第一光致抗蚀剂205。 例如，在框架区域222和有源区域255两者中执行所述涂敷。将第一光致抗蚀剂205 视作关键层，并将其图案化来形成多个第一掺杂剂窗口 215供用于n阱区。在第一热 氧化物120下方形成第一掺杂剂区210。例如，通过以1 x 1012到5x 1014 cm—2的剂量 将离子束穿过第一掺杂剂窗口 215植入到绝缘体上硅层115的上表面中进行10到1000 keV范围内的磷掺杂来完成第一掺杂剂区210的形成。第一掺杂剂区210和第一光致 抗蚀剂205的界定边缘由第一侧向扩散重叠235重叠。在植入之后，退火步骤消除绝 缘体上硅层115中的任何晶格损坏。
参见图3，将已蚀刻的第二氧化物窗口 305定位于第二氧化物层130中。第二氧 化物窗口 305蚀刻在第二氧化物130中位于第一掺杂剂窗口 215(图2)的各个位置处。 第二氧化物窗口 305的残余物是用于形成下文描述的对齐标记(未显示)的第一对准 人工制品。
参见图4，向双阱工艺装置的表面涂敷第二光致抗蚀剂405。在第二氧化物层130 上方涂敷厚度为(例如)6000A的第二光致抗蚀剂405，并用其填充第二氧化物窗口 305的各位置。在第一掺杂剂窗口 215的各部点处形成的第二氧化物窗口 305在第一 掺杂剂区210上方形成自对准层以保护免受接续植入。
参见图5，在第二光致抗蚀剂405的图案化之后，已图案化的第二光致抗蚀剂505 驻留在第二氧化物130和氮化硅125顶部。已正确图案化的第二光致抗蚀剂505协助形成接续的掺杂区。已图案化的第二光致抗蚀剂505在第二氧化物130上方形成氧化 物掺杂剂窗口510a，并在氮化硅层125上方形成氮化物掺杂剂窗口510b。例如，将受 体掺杂剂的第二掺杂剂区515穿过两种类型的掺杂剂窗口 510a、510b植入到装置的上 表面中。 一定剂量的受体掺杂剂(例如约1 x 1012到5 x 10" cm—2范围内的二氟化硼 (BF2))形成第二掺杂剂区515。
氧化物掺杂剂窗口 510a相对于第一对准人工制品定位于有源区域255和框架区 域222中。第一对准人工制品是第二氧化物窗口 305 (图3)。在有源区域255中，在 第二氧化物窗口 305的边缘与氧化物掺杂剂窗口 510a的边缘之间维持第二氧化物窗口 到氧化物惨杂剂窗口间距555。第二掺杂剂区515和第二光致抗蚀剂505的界定边缘 由第二侧向扩散重叠535重叠。通过将第一掺杂剂到第二掺杂剂间距545维持为最小 来相对于第二掺杂剂区515定位第一掺杂剂区210，以确保有源区域255中不会发生 所述两个区的重叠。将第二氧化物窗口到氧化物掺杂剂窗口间距555选择得足够大以 维持第一掺杂剂到第二掺杂剂间距545。
在框架区域222中(图2)第二掺杂剂区515和第一掺杂剂区210重叠的地方形 成重叠区520。在框架区域222中，氮化物掺杂剂窗口对第二氧化物窗口重叠525维 持在氮化物掺杂剂窗口 510b的边缘与氧化物惨杂剂窗口 510a的边缘之间。氮化物掺 杂剂窗口 510b是以上提到的相同的第一对准人工制品，或第二氧化物窗口 305的残余 物(图3)。
参见图6，通过蚀刻透过氮化物掺杂剂窗口 510b (图5)、第一热氧化物120和 透过重叠区520的垂直范围来形成对齐标记凹槽605。例如，将重叠区520上的上层 蚀刻到至少为250A的深度，以形成最低范围的对齐标记凹槽605。蚀刻透过氮化物惨 杂剂窗口510b的几何形状和结合硅蚀刻剂的选择性的第一热氧化物120确保将对重叠 区520的上表面层的蚀刻限定在侧向范围内。因此，对对齐标记凹槽605的蚀刻不会 侧向延伸超过重叠区520。
参见图7，通过去除保护层和光致抗蚀剂且通过涂敷第三氧化物层720来形成对 齐标记710。在特定例示性实施例中，通过剥除厚6000人的关键光致抗蚀剂(ONO结 构)并涂敷厚200A的第三氧化物层720来形成对齐标记710。
通过按经缓冲的氧化物蚀刻(BOE) /热磷酸/经缓冲的氧化物蚀刻的顺序涂敷经 缓冲氧化物蚀刻和热磷酸来去除所述ONO结构。例如，使用由六份407。的NH4F和 一份49呢的HF构成的经缓冲氧化物蚀刻溶液在22。C以约为1200人/min的蚀刻速率来 执行氧化硅去除。例如，在H3P04 :Cr03 :NaCN蚀刻剂中对H3P04进行热磷酸浴将去 除氮化硅层而不会蚀刻剩余的二氧化硅层。第三氧化物层720热生长在绝缘体上硅115 的顶部上，且覆盖对齐标记凹槽605 (图6)。
参见图8，向第三氧化物层720的上表面涂敷第三光致抗蚀剂805，且将第三光 致抗蚀剂805图案化以用于第三掺杂剂。第三光致抗蚀剂805是(例如)厚13300A 的抗蚀剂层。所述图案化相对于重叠区520中的对齐标记710而发生。形成一组第三惨杂剂区810。例如，可使用150 keV的磷离子植入及5.4 x 1012 cm—2的剂量来形成第 三掺杂剂区810。
在图9中，对齐标记形成工艺的例示性工序流程图900开始于向半导体衬底的上 表面涂敷(905)保护性堆栈以及在装置中产生第一摻杂剂区。通过涂敷(910)第一 光致抗蚀剂、对所述第一光致抗蚀剂进行图案化(915)并使用第一掺杂剂掺杂(920) 所述装置来产生所述第一掺杂剂。所述工序通过蚀刻(925)所述保护层的上部部分、 涂敷(930)第二光致抗蚀剂、对第二光致抗蚀剂进行图案化(935)以及使用第二掺 杂剂掺杂(940)所述装置以制作第二掺杂剂来继续进行。对用于对齐标记的区域的制 备通过形成(945)重叠区、在所述重叠区中蚀刻(950)对齐标记凹槽并向所述装置 的最上表面涂敷(955)保护层(包含用所述保护层来覆盖所述对齐标记凹槽)来继续。
用于形成对齐标记的附加例示性工序流程步骤通过利用对齐标记向所述装置的 最上表面涂敷(965)第三光致抗蚀剂、相对于对齐标记来对准(970)第三光致抗蚀 剂的图案并使用第三掺杂剂进行惨杂(975)来继续进行。
本文已呈现既不需要附加的掩模也不在其形成中使用任何进一步的氧化物聚集 的改进对齐标记。避免进一步的氧化物聚集会维持使进一步制作步骤的对齐更容易的 平面晶圆片表面。已改进的对准能力提供对依据拓扑对齐的关键装置电操作参数的相 称增强。
虽然已经以特定的方式在本发明中描绘了各种工序步骤，但所属技术领域的技术 人员应认识到，可使用各种各样的不同技术来容易地完成制作步骤、掺杂剂的涂敷、 及对各种层的剥除工序。例如，已将掺杂剂描述为涂敷在半导体装置的最上表面层中。 所属技术领域的技术人员将认识到，可将这种掺杂剂用作离子束植入，在提高的温度 下使其从涂敷在空腔中的掺杂剂气体中扩散，或将其作为旋涂掺杂剂来涂敷并在提高
的温度下使其扩散。蚀刻工序已描述为经执行以穿过现有的氮化硅层、二氧化硅层及 轻微掺杂的硅层在硅衬底中提供关键特征。所属技术领域中的技术人员应认识到，蚀 刻可通过湿化学工序、离子研磨及反应性离子蚀刻来执行。所属技术领域中的技术人 员还应认识到，某些蚀刻工序(例如湿化学工序)在方向选择性性质上是各向同性或 各向异性的。虽然将第一和第二掺杂剂的涂敷呈现为在分别地对保护层的上层部分进 行蚀刻或对重叠区中的对齐标记凹槽进行蚀刻之前，但所属技术领域中的技术人员将 容易地了解，这两个步骤的顺序可颠倒。
已将对齐标记描述为在双阱工艺中制作且位于框架区域中。所属技术领域中的技 术人员应认识到，还可将所述对齐标记设置在划线、切口区域中或电路小片之间的"道" 中。所属技术领域中的技术人员应了解，可在任何能够形成两种掺杂剂的重叠区的半 导体工序中制作本发明的对齐标记。所属技术领域的技术人员还应认识到，本发明的 对齐标记还能够位于任何区中，其中包含有源区域，其中(例如)所述标记可用于有 源层掺杂剂的严格对准。
此外，所属技术领域的技术人员应容易地了解如何制作相同的对齐标记，并将其用于将各种半导体区中的可掩模特征与阱掺杂剂、有源装置和无源装置的对齐特征对 齐。另外，所属技术领域的技术人员将能够构想出本发明的对齐标记的使用，以有效 地利用本发明对准无掩模制作步骤，所述无掩模制作步骤又依赖于直接对齐的工序步 骤。同样，所属技术领域的技术人员将认识到，可将本发明应用于不是半导体结构的 衬底，本发明将适用于任何负责植入、沉积、涂布、蚀刻、或和所例示的所述工序等 效的制作工序的衬底。
权利要求
1、一种集成电路对准装置，所述装置包括第一掺杂剂区，其形成于衬底最上表面层的第一部分中；第二掺杂剂区，其形成于所述衬底的所述最上表面层的第二部分中；重叠区，其通过所述第一掺杂剂区和所述第二掺杂剂区重叠而形成；以及对齐标记，其位于所述重叠区中的所述最上表面层中，所述对齐标记经配置以提供用于任何接续制作步骤的对准特征的参考。
2、 如权利要求1所述的装置，其中所述对齐标记提供用于对准其它掺杂剂的一 个或一个以上区的参考。
3、 如权利要求1所述的装置，其中所述第一掺杂剂区的图案化和所述第一掺杂 剂区中的最上保护层的蚀刻提供用于形成所述对齐标记的第一对准人工制品。
4、 如权利要求1所述的装置，其中所述对齐标记提供用于定位有源层的对准参考。
5、 一种制作具有对准特征的装置的方法，所述方法包括 向衬底的最上表面涂敷至少一个保护层； 在所述至少一个保护层上涂敷第一光致抗蚀剂； 在所述第一光致抗蚀剂中图案化多个第一开口 ；使用第一惨杂剂大致在所述多个第一开口中掺杂所述衬底来形成第一沉积区； 去除所述第一光致抗蚀剂； 在所述至少一个保护层上涂敷第二光致抗蚀剂； 在所述第二光致抗蚀剂中图案化第二开口 ；使用第二掺杂剂大致在所述第二开口中掺杂所述衬底来形成第二掺杂剂区； 将所述第二开口与所述多个第一开口对准来形成所述第二掺杂剂区和所述第一 掺杂剂区的重叠区；以及透过所述重叠区中的所述衬底的所述至少一个保护层和上层的第一部分两者蚀 刻对齐标记凹槽来形成对齐标记。
6、 如权利要求5所述的方法，其中所述至少一个保护层包括第一氧化物层、氮 化硅层和第二氧化物层，所有这些层在所述衬底的表面上形成ONO堆栈。
7、 如权利要求5所述的方法，其进一步包括在所述多个第一开口的每一者中的所述至少一个保护层的最上部分中蚀刻对齐 标记人工制 品o
8、 如权利要求5所述的方法，其进一步包括去除所述第二光致抗蚀剂和所述至少一个保护层；以及向所述衬底的所述表面上以及所述对齐标记上方涂敷进一步的至少一个保护层。
9、 如权利要求8所述的方法，其中所述进一步的至少一个保护层包括第一氧 化物层、氮化硅层和第二氧化物层，所有这些层在所述衬底的所述表面上，包含在所述对齐标记上方，形成ONO堆栈。
10、 如权利要求5所述的方法，其进一步包括 去除所述第二光致抗蚀剂和所述至少一个保护层； 在所述衬底上涂敷第三光致抗蚀剂；对准所述第三光致抗蚀剂中的掺杂剂窗口的图案，所述对准相对于所述对齐标记 而进行；以及使用第三掺杂剂掺杂所述衬底。
全文摘要
在集成电路工艺中，通过对ONO堆栈(120、125、130)顶部的第一掩模层(205)的第一蚀刻来形成对齐标记。在掺杂第一区(210)后，在形成第一对准人工制品(510b)的所述ONO堆栈的最上氧化物层(130)中的第一蚀刻部点(305)处发生第二蚀刻。在去除所述第一掩模层之后涂敷第二掩模层(405)。在第二掩模层蚀刻部点(510a)处发生第二掺杂(515)，以维持有源区域中的所述两个已掺杂区(210、515)之间的空隙并提供所述两个已掺杂区在框架区域中的重叠(520)。在两个阱的重叠处，进一步的蚀刻去除所述ONO堆栈的剩余层，并从形成第二对齐标记(710)的半导体的最上层中去除硅(605)，所述第二对齐标记(710)可由保护层(720)覆盖。
文档编号H01L27/01GK101292329SQ200680038642
公开日2008年10月22日 申请日期2006年7月28日 优先权日2005年8月31日
发明者弗朗茨·迪茨, 斯特凡·施万特斯, 盖尔·W·米勒, 福尔克尔·杜德克, 迈克尔·格拉夫 申请人:爱特梅尔公司