专利名称：通过利用低k间隔物来减小互连线间电容的方法
技术领域：
本发明的实施例一般涉及半导体处理，更具体地说，涉及通过利
用低k间隔物来减小互连线间电容的方法。
背景技术：
一些半导体器件的性能会因为器件内的诸如密封蚀刻停止层和 金属层的相邻层而具有后端线间电容。目前，通过减小蚀刻停止层的 介电常数或通过减小内层电介质的介电常数来减小线间电容 蚀刻停 止层的介电常数的减小可以通过减小蚀刻停止层的密度来实现，而这 会使薄膜变得不太密封并折损蚀刻停止层作为充足的铜扩散屏障的 性能。内层电介质的介电常数的减小可能需要重建整个后端，由于低 k介电材料(dielectric material)的化学和机械稳定性较差，所以这会具 有实质的集成挑战和可靠性风险。
附图中的各图举例而非限制性地示出本发明的实施例，其中类似 的附图标记指示类似的元件，并且
图1是根据本发明的一个实施例的半导体器件的后端的横截面 图，该半导体器件特有导电层、覆盖层、间隔层和蚀刻停止层；
图2是根据本发明的一个实施例的半导体器件的后端的横截面 图，该半导体器件特有导电层、覆盖层、和间隔/蚀刻停止复合层；
图3是本发明的形成实施例的两种方法的流程图4A-4F是根据本发明的一个实施例的形成半导体器件的方法， 该半导体器件包括覆盖层、间隔层和蚀刻停止层；
图5A-5D是根据本发明的一个实施例的形成半导体器件的方法，该半导体器件包括覆盖层、间隔层和蚀刻停止层。
具体实施例方式
净争有用于减小互连线间电容(interconnect line to line capacitance)
如下文将更详细地描述，间隔层设置在导电层与蚀刻停止层之间 以减小半导体器件的后端中的互连线间电容。该间隔层可以帮助蚀刻 停止层来气密封导电层以使其与外部元件和材料隔离。但是，间隔层 可以起到足够的作用，而无需蚀刻停止层所需的相对较高的介电常 数。包括间隔和蚀刻停止层的材料性质的复合层可以取代各个间隔和 蚀刻停止层来充分地密封导电层并减小互连线间电容。
图1是根据本发明的一个实施例的半导体器件的横截面图。如图 所示，器件100包括第一、第二和第三介电材料区域IOI、 102、 110、 通路109、第一和第二导电层106、 107、和粘附层105。第一、第二 和第三介电材料区域101、 102、 110可以包括二氧化硅、氮化硅、或 任何不导电的材料。第一、第二和第三介电材料区域101、 102、 110 可以包括相同的材料，或者也可以包括不同的材料。第一和第二导电 层106、 107嵌入在第一和第二介电材料区域中，并且可以允许在器 件100中传送电流。第一和第二导电层106、 107可以包括铜、铝、 或任何能够允许传送电流的材料。粘附层105可以环绕第一和第二导 电层106、 107的周边的一部分以将该导电材料与第一、第二和第三 介电材料区域IOI、 102、 110隔离。粘附层105可以包括钛、氮化钛、 或任何可以粘附第一和第二导电层106、 107的材料。
图1还示出根据本发明的一个实施例设置在第一导电层106上的 覆盖层108。在一个实施例中，覆盖层108可以改善导电层106的导 电材料的金属电迁移。例如，当第一导电层106包括铜时，覆盖层108 可以改善铜在器件100中为第一导电层106定义的区域内的扩散。覆 盖层108还可用于包含第一导电层106的上周边(t叩perimeter),从而防止与相邻或紧邻第一导电层106的随后图案化的层相互作用。覆盖 层108的横截面厚度可以在5-100纳米范围内以足够包含第一导电层 106的上周边，在一个实施例中，覆盖层108的横截面厚度可为50纳 米。覆盖层108可以包括任何能够包含第一导电层106的上周边的材 料。例如，覆盖层108可以包含诸如但不限于钨、钛、钽或铪的难熔 材料。在一个实施例中，覆盖层108包括钨。
冲艮据本发明的一个实施例，可以在器件100内的第一导电层106 上方设置蚀刻停止层104。蚀刻停止层104可以在器件100内起作用 以在诸如第一导电层106的导电层的图案化期间用作蚀刻屏障。蚀刻 停止层104还可用作气密封以防止蚀刻停止层104上方的材料暴露给 下方的材料。在一个实施例中，蚀刻停止层104的密度应当足以密封 第一导电层106以使其免于暴露给其它材料、水分或外部元件。诸如 蚀刻停止层104的大多数材料的密度与它们的介电常数性质有关。例 如，具有高密度的材料通常具有高介电常数，而具有低密度的材料通 常具有低介电常数。类似地，蚀刻停止层104具有高介电常数，以使 得其介电常数约等于或大于4.5。在一个实施例中，蚀刻停止层104 的介电常数约等于4.5。
蚀刻停止层104可以包括具有大于4.5的介电常数的任何材料， 如氮化硅、碳掺杂氮化硅、碳化硅、或氮掺杂碳化硅。在一个实施例 中，蚀刻停止层104包括碳化硅。蚀刻停止层104还必须具有足够的 厚度以在导电层期形成间用作蚀刻屏障和/或密封导电层以使其与周 围的元件隔离。蚀刻停止层104的厚度可以在7.5-100 nm范围内。在 一个实施例中，蚀刻停止层104的厚度约等于25纳米。
图1中还示出，可以在覆盖层108、导电层106、和第一介电材 料区域102上设置间隔层103。根据本发明的一个实施例，间隔层103 可以将蚀刻停止层104与第一导电层106隔开，由此可以减小器件100 内的线间电容。间隔层103可以具有任何适于显著减小器件100内的 线间电容的厚度。例如，间隔层103的厚度可以在50-100纳米范围内。在一个实施例中，间隔层103的厚度约为50纳米。间隔层103不能 太厚，以免蚀刻停止层104足够靠近第二导电层107而导致器件100 内的线间电容。
间隔层103可以包括适于隔开蚀刻停止层104和导电层106的任 何材料，如二氧化硅、氮化硅、碳掺杂氧化物、或氟掺杂氧化物，在 一个实施例中，间隔层103包括碳掺杂氧化物材料。间隔层103还可 帮助蚀刻停止层104密封第一导电层106以使其免于暴露给相邻材 料。虽然间隔层103的介电常数不如蚀刻停止层104的介电常数高， 但是由于蚀刻停止层104的帮助，也可以充分地密封导电层106。例 如，间隔层103的介电常数可以约为3.9或更小，在一个实施例中， 间隔层103的介电常数可以约等于3.9。
在如图2所示的实施例中，器件200具有复合层203 ，该复合层 203包括间隔物和蚀刻停止材料的梯度(gradient)。在一个实施例中， 复合层203的间隔物部分208与覆盖层206相邻，并且蚀刻停止部分 211与第二导电层207相邻。在一个实施例中，复合层203可以用作 间隔层103和蚀刻停止层104的双重目的。复合层203可以具有适于 在铜形成期间用作屏障、基本密封第一导电层205、并将蚀刻停止部 分211与第一导电层205隔开以减小器件200内的线间电容的横截面 厚度。例如，复合层203的厚度可以在约60-200纳米范围内。在一个 实施例中，复合层203的厚度约为100纳米。除了复合层203之外， 器件200还包括第一、第二和第三介电材料区域201、 202、 210、第 一和第二导电层205、 207、粘附层204、覆盖层206和通路209。
复合层203内的蚀刻停止部分211和间隔物部分208可以有多种 分布(distribution)。例如，蚀刻停止部分211的分布可以在复合层203 内的30-70%范围内。在一个实施例中，蚀刻停止部分211和间隔物部 分208的分布分别约为70%和30%。
复合层203也可具有由材料的介电常数性质表征的材料梯度。例 如，蚀刻停止部分211的介电常数可以大于或等于4.5，而间隔物部分208的介电常数可以小于或等于3.9，在一个实施例中，蚀刻停止 部分211的介电常数约等于4.5,而间隔物部分208的介电常数约等 于3.9。
在本发明的一个实施例中，器件100可以通过任何使得器件100 包括 没置在第一导电层106上的间隔层103和蚀刻停止层104的适合 工艺(process)来制造。在如图3所示的实施例中，器件100可以通过 如流程图300所示的两种工艺中的一种工艺来形成。第一种工艺在流 程图300中定义为包括步骤301、 302、 303和304,第二种工艺可以 定义为包括步骤301、 302和305。
在如图4A-4F所示的实施例中，器件100可以才艮据流程图300中 定义的第一种工艺来制造。图4A示出流程图300中定义的第一种工 艺的开始，其示出第一介电材料区域101。在一个实施例中，第一介 电材料区域101可以包括二氧化硅或任何能够隔离导电材料的介电材 料。在一个实施例中，第一介电材料区域IOI可以通过沉积工艺来形 成，沉积工艺例如但不限于化学气相沉积(CVD)、等离子增强化学 气相沉积(PECVD)、或高密度等离子化学气相沉积(HDPCVD)。 根据一个实施例，在第一介电材料区域IOI内设置粘附层105和第一 导电层106。
粘附层105和导电层106可以通过本领域中已知的任何方法来制 造。例如，粘附层105可以通过蒸发、賊射或CVD工艺来形成。导 电层106可以通过减蚀刻或镶嵌工艺来形成。在一个实施例中，粘附 层105通过濺射形成，而导电层106通过镶嵌工艺形成。
接着，在如图4B所示的实施例中，在第一导电层106上形成覆 盖层108。覆盖层108可以通过本领域中已知的任何合适的工艺来形 成，该工艺例如但不限于蒸发、溅射或无电沉积工艺，在一个实施例 中，覆盖层108可以通过无电沉积工艺形成，以使得覆盖层108主要 在第一导电层106上形成而不是在第一介电材料区域101上形成。
如图4C所示，可以在覆盖层108、第一介电材料区域IOI、粘附层105和第一导电层106上形成间隔层103。间隔层103可以通过蒸 发、'践射或CVD工艺形成，在一个实施例中，间隔层103可以通过 CVD工艺形成。
接着，在如图4D所示的实施例中，可以在间隔层103上形成蚀 刻停止层104。蚀刻停止层104可以通过本领域中已知的任何合适的 工艺形成，该工艺例如但不限于快速热处理或化学气相沉积。在一个 实施例中，通过化学气相沉积工艺形成蚀刻停止层104，以便在间隔 层103上设置约25纳米的蚀刻停止层104。
可以在器件100内形成多个导电层。在一个实施例中，可以在蚀 刻停止层104上形成第二介电材料区域102。第二介电材料区域102 可以通过与用于形成第一介电材料区域IOI的工艺技术类似的工艺技 术形成，在一个实施例中，通过CVD工艺形成第二介电材料区域102。
接着，如图4F所示，可以在第二介电材料区域102中形成第二 导电层107,在一个实施例中，可以通过镶嵌(damascene)工艺在第二 介电材料区域102中形成第二导电层107。如图4F所示，首先在第二 介电材料区域102中形成通路109。通路(via)109可以通过蚀刻穿过第 二介电材料区域102到上表面导电层106的开口以使得可以如图所示 蚀刻覆盖层108的一部分来形成。在一个实施例中，先在通路109中 形成粘附层105，随后，在通路109的剩余区域中形成导电材料。通 路109可以包括任何能够电耦合第一和第二导电层106、 107的材料， 例如但不限于鵠。
在一个实施例中，在通路109和第二介电材料区域102上形成第 三介电材料区域110。在一个实施例中，可以通过用于形成第一和第 二介电材料区域106、 107的类似的工艺技术来形成第三介电材料区 域110，在一个实施例中，可以通过化学气相沉积工艺来形成第三介 电材料区域IIO。
在形成第三介电材料区域110之后，可以通过镶嵌工艺形成第二 导电层107。在第三介电材料区域109中形成之后，可以通过化学机械抛光技术将第二导电层107平面化。
在图5A-5D中，可以通过在流程图300中定义的第二种工艺来制 造器件200。图5A-5B与图4A-4B基本类似，它们示出第一介电材料 区域IOI、粘附层105、第一导电层106和覆盖层108的形成。
但是，如图5C所示，第二种工艺与第一种工艺的不同之处在于， 在覆盖层108上形成包括蚀刻停止部分211和间隔物部分208的复合 层203。复合层203可以通过任何使得复合层203包括蚀刻停止和间 隔材料的梯度的适合工艺形成。复合层203可以通过快速热处理技术 来形成。例如，在RTP室(chamber)中，可以将碳和二氧化硅引入到器 件200中，以便形成碳掺杂氧化物材料作为间隔物部分208。在形成 间隔物部分208之后，可以从室中除去氧气，以便在间隔物部分208 上形成碳化硅材料作为蚀刻停止部分202。
在形成复合层203之后，流程图300中定义的第二种工艺与第一 种工艺会合。如图5D所示，随后形成粘附层204、第二和第三介电 材料区域202、 210、第二导电层207和通路209。
在以上说明书中，描述了本发明的具体示例性实施例。但是，很 显然，可以对此做出各种修改和改变。因此，应将本说明书和附图视 为是具说明性而不是限制性意义。
权利要求
1. 一种器件，包括第一导电层；设置在所述第一导电层上的覆盖层；设置在所述覆盖层上的间隔层；以及设置在所述间隔层上的蚀刻停止层。
2. 如权利要求1所述的器件，其中所述覆盖层基本设置在所述第 一导电层上。
3. 如权利要求1所述的器件，其中所述覆盖层的横截面厚度在5 nm到100nm范围内。
4. 如权利要求1所述的器件，其中所述间隔层的介电常数值小于 或等于3.9。
5. 如权利要求l所述的器件，其中所述间隔层是从由二氧化硅、 碳掺杂氧化物、氮化硅和氟掺杂氧化物组成的组中选出的。
6. 如权利要求1所述的器件，其中所述间隔层的横截面厚度在 50nm到100 nm范围内。
7. 如权利要求1所述的器件，其中所述蚀刻停止层的介电常数值 大于或等于约4.5。
8. 如权利要求1所述的器件，其中所述蚀刻停止层是从由氮化 硅、碳掺杂氮化硅、碳化硅和氮掺杂碳化硅组成的組中选出的。
9. 如权利要求1所述的器件，其中所述蚀刻停止层的横截面厚度 在7.5 nm到100 nm范围内。
10. —种器件，包括 第一导电层；以及设置在所述第一导电层上的复合层，其中所述复合层包括第一材 料和第二材料的梯度，其中所述第一材料的所述介电常数小于所述第二材料的介电常数。
11. 如权利要求10所述的器件，其中所述复合层的所述第一材料部分与所述第一导电层相邻。
12. 如权利要求10所述的器件，其中所述复合层包括所述第一材 料和所述第二材料的基本相等的分布。
13. 如权利要求IO所述的器件，其中所述第一材料的介电常数值 小于或等于3.9,而所述第二材料的介电常数值大于或等于4.5。
14. 如权利要求IO所述的器件，其中所述复合层的横截面厚度约 为60 nm。
15. —种方法，包括在第一介电材料区域中形成第一导电层；以及 在所述第一导电层上形成复合层，其中所述复合层包括第一材料 和第二材料的梯度。
16. 如权利要求15所述的方法，还包括在形成所述导电层之后并 在形成所述复合层之前形成覆盖层。
17. 如权利要求15所述的方法，其中形成所迷覆盖层包括无电沉 积工艺。
18. 如权利要求15所述的方法，其中所述第一材料和所述第二材 料是通过化学气相沉积工艺形成的。
19. 如权利要求15所述的方法，其中所述第一材料和所述第二材 料是在单个沉积室中形成的。
20. 如权利要求15所述的方法，其中所述梯度包括所述第一材料 的部分大于所述第二材料的部分。
全文摘要
描述一种用于减小半导体器件内的线间电容的方法及其示范器件。该器件包括设置在蚀刻停止材料与导电层之间的间隔层。通过间隔层将蚀刻停止层与导电层隔开可以显著减小半导体器件中的线间电容。
文档编号H01L21/31GK101416285SQ200780012167
公开日2009年4月22日 申请日期2007年3月29日 优先权日2006年3月31日
发明者J·何, K·J·费希尔 申请人:英特尔公司