专利名称：相变化内存及其制造方法
技术领域：
本发明涉及一种内存组件及其制造方法，特别是涉及一种相变化内存组件及其制造方法。
背景技术：
相变化内存具有高读取速度、低功率、高容量、高可靠度、高写擦次数、
低工作电压/电流及低成本等特质，且非常适合与CMOS工艺结合，可用来作为较高密度的独立式或嵌入式的内存应用，是目前十分被看好的下一代新内存。由于相变化内存技术的独特优势，也使得其被认为非常有可能取代目前商业化极具竟争性的SRAM与DRAM易失性内存与Flash非易失性内存技术，可望成为未来极有潜力的新一代半导体内存。相变化内存在设计上朝着以下几个方式方展低的编程电流、高稳定度、较小的体积、及快速的相变化速度，此外，相变化内存目前的主要应用例如为需要较低电流消消耗的可携式装置。
综观目前相变化内存的发展趋势，可以明显的发现主要的瓶颈乃在于组件的操作电流过大，因而无法有效地降低相变化内存组件所串接的驱动晶体管面积，导致单位元尺寸过大使得内存密度无法提升的问题。降低相变化存储器操作电流可通过缩小相变化存储单元中相变层与电极的接触面积来达成，且有利于CMOS组件的缩小以及内存密度的提升。然而，此方法会受限于光刻与工艺能力的限制，较不易获得有效地突破。此外，降低相变化存储单元中相变层与电极的接触面积意即缩小加热区域，虽然可降低组件尺寸，但是较小的加热区域意味着热更易由周遭环境散失，因此仍需增加电流密度以维持足够的热产生像变化，如此一来会造成电子迁移产生影响到组件稳定度。
一般来说，在加热电极与相变化材料层具有较大的温度差异。由于相变化与温度的关系实分密切，因此加热区域如果具有良好的热均匀度可加快相变化区域的相转移速度。而加热区不均产生不完全的相变化现象，如此一来将导致组件的稳定性及可靠性降低。
已知技术是利用下金属电极(其宽度是由金属间隙壁所定义)与相变化材料间隙壁(其宽度由相变化材料间隙壁所定义)的相交来定义出较小的加热区域。然而，较小的相变化间隙壁宽度将导致较高的电阻，增加操作电压。由于减缩间隙壁侧壁的宽度将影响该间隙壁的完整轮廓，因此也是不可行的。另一方面，即使增加上电极的厚度可来降低接触点，不过会导致较差的加热效率。
因此，设计出全新的相变化内存结构，来解决上述问题，是目前相变化内存一项重要技术关键。
发明内容
本发明主要是提供相变化内存组件，增加相变化材料的加热速率，除了同时缩小相变化层与加热电极的接触区域外，并利用结构的设计来预防热的
散失。根据本发明，该相变化内存组件包含下电极；相变化间隙壁与该下电极接触；电学传导层，具有垂直部分及水平部分，其中该电学传导层经由其水平部分与该相变化间隙壁电学接触；以及上电极，其中该上电极经由该
电学传导层的垂直部分与该电学传导层电学连^t妄。
此外，依据本发明的另一实施例，本发明所述的相变化内存组件的工艺方式包含提供下电极；形成第一介电层于该下电极之上，露出该下电极的一部分上表面；形成电学传导层于该介电层之上，该电学传导层具有垂直部分及水平部分，其中该电学传导层的水平部分通过该第一介电层与该下电极分隔；形成相变化间隙壁与该下电极接触，其中该相变化间隙壁与该电学传导层的水平部分直接接触，以及形成上电极与该电学传导层的该垂直部分的上表面接触。
以下通过数个实施例及比较实施例，以更进一步说明本发明的方法、特征及优点，但并非用来限制本发明的范围，本发明的范围应以所附的权利要求为准。
程剖面图。图2为显示本发明另 一优选实施例所述的相变化内存组件的剖面图。
图3为显示图2位置3的放大示意图。 附图标记说明
具体实施例方式
以下，请配合附图，来详细说明本发明实施例所述的相变化内存及其制 造方法。
首先，请参照图la，具有下电极12的基底IO被提供。其中，该基底 IO可为应用于半导体工艺的基底，例如硅基底。该基底10可包含互补金属 氧化物半导体(CMOS)电路、绝缘结构、二极管、或电容(未显示)。该下电极 12适合的材料可例如为过渡金属、铝、硅、氮化铝、过渡金属氮化物、或其 混合。该下电极12可以进一步与位于该基底内的电子单元电学连接(未图示)。
接着，请参照图lb,介电层14及16形成于该下电极12及该基底10 之上并覆盖该下电极12与该基底10。该介电层14可包含氮化硅，而介电层 16可包含氧化硅，这些介电层形成的目的在于，在后续蚀刻介电层16的步 骤中，保护该基底10及该电极12不被蚀刻。
接着，请参照图lc，图形化该介电层16以形成图形化介电层16a,并 露出直接覆盖于下电极12之上的该介电层14的上表面。
3~位置；
11 垂直部分的上表面；
13 水平部分的侧壁；
15 相变化材料层的侧壁
16a 图形化介电层；
18 电学传导层；
19 薄介电覆盖层；
20a 图形化介电层；
22 相变化材料层；
23 水平部分；
26、 26aM呆护层；
30 开口 ；
10~基底； 12 下电^L 14~介电层 16~介电层
17 上电极的底部； 18a L型电学传导层;
20 介电层； 21 垂直部分
22a 以形成相变化间隙壁;
24 介电层；
28、 28a 介电层；
32-上电极。接着，请参照图Id,电学传导层18顺应性形成于该图形化介电层16a 及该介电层14之上。该电学传导层18适合的材料可例为过渡金属、钻、硅、 氮化铝、过渡金属氮化物、或其混合。该电学传导层18的厚度可介于1 100nm 之间。
接着，请参照图le,介电层20顺应性形成于该电学传导层18之上。该 介电层20可包含二氧化硅。薄介电覆盖层19(例如氮化物或与介电层14相 似材料)，优选形成于该介电层20之上，如此一来可避免该介电层20被后 续的蚀刻工艺截角化。
接着，请参照图lf，蚀刻该介电层14、该电学传导层18、该介电层20 及该介电覆盖层19以露出该下电极12—部分上表面。在该蚀刻工艺中，该 介电覆盖层19可以被完全移除，但该介电层20需维持垂直的侧壁。此外， 在该蚀刻工艺之后，形成具有垂直部分21及水平部分23的L型电学传导层 18a(请参照图lf)、图形化介电层14及图形化介电层20a。值得注意的是， 该下电极12通过该图形化介电层14a与该L型电学传导层18a的水平部分 23分隔。
此外，该垂直部分21的上表面11及该水平部分23的侧壁13在蚀刻该 介电层14、该电学传导层18、该介电层20及该介电覆盖层19时各自棵露 出。在本发明某些优选实施例，该电学传导层18可以在未形成介电层19及 20的情况下被图形化，以形成I型(长条型)或楼梯型的剖面。
接着，请参照图lg，相变化材料层22顺应性形成于上述结构之上。该 相变化材料层22可包含In、 Ge、 Sb、 Te、 Sn、 Ga或其混合，例如GeSbTe 或InGeSbTe。值得注意的是，该相变化材料层22的侧壁15直接与该L型 电学传导层18a的水平部分23的侧壁13接触。
接着，请参照图lh，介电层24顺应性形成于该相变化材料层22之上。 其中，该介电层24可包含二氧化硅。
接着，请参照图li，图形化该介电层24形成介电层间隙壁24a，以露出 该相变化材料层22的上表面。
接着，请参照图lj，利用该介电层间隙壁24a作为蚀刻掩模，蚀刻该相 变化材料层22以形成相变化间隙壁22a。在此，该相变化间隙壁22a可以为 L型。根据本发明另一优选实施例，在形成如图lg所示的结构后，该相变 化材料层22可以直接被图形化(不需以介电层24作为蚀刻掩模)，形成I型(长条型)相变化间隙壁22a。
接着，请参照图lk,保护层26顺应性形成图lj所示的结构之上，以完 全覆盖该相变化间隙壁22a的上表面及该垂直部分21的上表面。该保护层 26可包含氮化硅，且具有厚度介于1 10nm,其目的在于保护该介电层16 及该传导层垂直部分21的上表面11避免被接续所进行的蚀刻步骤所移除。
接着，请参照图11，介电层28形成于该保护层26之上，其中该介电层 28可包含二氧化硅。
接着，请参照图lm,该保护层26及该介电层28被图形化以形成开口 30露出该L型电学传导层18a的垂直部分21的上表面，并余留保护层26a 及该介电层28a。
最后，请参照图ln，上电极32填满于该开口 18之中，且该上电极的底 部17与该L型电学传导层18a的垂直部分21的上表面11电学接触。该上 电极适合的材料可例如为过渡金属、铝、硅、氮化铝、过渡金属氮化物、或 其混合。
该相变化内存单元具有L型电学传导层与相变化间隙壁接触。该相变化 间隙壁与该L型电学传导层的垂直部分平行。如本领域一般技术人员所能理 解，该传导层及该L型相变化间隙壁可延伸至长的距离，但最后必需被微修 正在该图形化介电层16a的未端处。如此一来，更容易形成具有斜率的剖面 的相变化间隙壁。此外，亦可刻意调整曝光光源离轴(off-axis)照度及图形化 该介电层16的宽高比，以达成在未端具有梯度的曝光程度，降低影像对比。 另一方面，在光刻工艺中可以利用第二蚀刻掩模达成连续微蚀刻工艺，以保 护该图形化介电层。
在本发明另 一优选实施例，该相变化间隙壁可直接与该电学传导层的水 平部分的该上表面及该侧壁的至少之一接触。请参照图2，换言之，该介于 该L型电学传导层18a及该相变化间隙壁22之间的接触区可包含该L型电 学传导层18a的水平部分的侧壁或是该L型电学传导层18a的水平部分的部 分上表面29。请参照图3，为显示图2区域3的放大图，如图所示，该相变 化间隙壁22a可以为梯型。
该相变化内存的加热发生区域是在该相变化间隙壁22a及下电极12的 交接处，换言之，是由该L型电学传导层18a所控制。
在本发明中，L型电学传导层"桥接，，被使用，而非传统直接利用上电极来与该相变化间隙壁直接接触。该L型电学传导层的厚度是薄的，因此由该 上电极散失的热会减少。再者，该加热接触区最好尽可能的低，且该薄的金
属接触最好尽可能的局限住电流，如此一来可加强加热效率。图In及图2 所示的实施例的不同处在于图2所示的相变化单元利用水平及垂直表面进行 接触，避免单一接触因污染或氧化造成短路。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何 本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动 与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。
权利要求
1.一种相变化内存组件，包含下电极；相变化间隙壁与该下电极接触；电学传导层，具有垂直部分及水平部分，其中该电学传导层经由该水平部分与该相变化间隙壁电学接触；以及上电极，其中该上电极经由该电学传导层的垂直部分与该电学传导层电学连接。
2. 如权利要求1所述的相变化内存组件，其中该下电极与该电学传导层 通过介电层彼此相隔。
3. 如权利要求1所述的相变化内存组件，其中该电学传导层的水平部分 的厚度介于10~100nm。
4. 如权利要求1所述的相变化内存组件，其中该上电极没有与该相变化 间隙壁接触。
5. 如权利要求1所述的相变化内存组件，其中该相变化间隙壁包含In、 Ge、 Sb、 Te、 Ga、 Sn或其混合。
6. 如权利要求1所述的相变化内存组件，其中该电学传导层包含过渡金 属、铝、硅、氮化铝、过渡金属氮化物、或其混合。
7. 如权利要求1所述的相变化内存组件，其中该上电极及下电极各自包 含过渡金属、铝、硅、氮化铝、过渡金属氮化物、或其混合。
8. 如权利要求1所述的相变化内存组件，其中该相变化间隙壁直接与该 电学传导层的水平部分的该上表面及该侧壁的至少之一接触。
9. 如权利要求1所述的相变化内存组件，其中该相变化间隙壁为L型、 I型、或楼梯型。
10. 如权利要求1所述的相变化内存组件，其中该电学传导层为L型、 I型、或楼梯型。
11. 一种相变化内存组件的制造方法，包含 提供下电极；形成第一介电层于该下电极之上，露出该下电极的一部分上表面； 形成电学传导层于该介电层之上，该电学传导层具有垂直部分及水平部分，其中该电学传导层的水平部分通过该第一介电层与该下电极分隔；形成相变化间隙壁与该下电极接触，其中该相变化间隙壁与该电学传导层的水平部分直接接触；以及形成上电极与该电学传导层的该垂直部分的上表面接触。
12. 如权利要求11所述的相变化内存组件的制造方法，其中该第一介电 层包含氮化硅。
13. 如权利要求11所述的相变化内存组件的制造方法，其中该电学传导 层的水平部分的厚度介于10 100nm。
14. 如权利要求11所述的相变化内存组件的制造方法，其中该上电极没 有与该相变化间隙壁接触。
15. 如权利要求11所述的相变化内存组件的制造方法，其中该相变化间 隙壁包含In、 Ge、 Sb、 Te、 Sn、 Ga或其混合。
16. 如权利要求11所述的相变化内存组件的制造方法，其中该电学传导 层包含过渡金属、铝、硅、氮化铝、过渡金属氮化物、或其混合。
17. 如权利要求11所述的相变化内存组件的制造方法，其中该上电极及 下电极各自包含过渡金属、铝、硅、氮化铝、过渡金属氮化物、或其混合。
18. 如权利要求11所述的相变化内存组件的制造方法，其中该相变化间 隙壁直接与该电学传导层的水平部分的该上表面及该侧壁的至少之一接触。
19. 如权利要求11所述的相变化内存组件的制造方法，其中该相变化间 隙壁为L型、I型、或楼梯型。
20. 如权利要求11所述的相变化内存组件的制造方法，其中该电学传导 层为L型、I型、或楼梯型。
21. 如权利要求11所述的相变化内存组件的制造方法，其中该相变化间 隙壁经由第二介电层与该电学传导层的垂直部分相隔。
22. 如权利要求21所述的相变化内存组件的制造方法，其中该第二介电 层包含氧化硅。
全文摘要
本发明公开了一种相变化内存及其制造方法，该相变化内存包含下电极；相变化间隙壁与该下电极接触；电学传导层，具有垂直部分及水平部分，其中该电学传导层经由其水平部分与该相变化间隙壁电学接触；以及，上电极，其中该上电极经由该电学传导层的垂直部分与该电学传导层电学连接。
文档编号H01L45/00GK101626060SQ200810178629
公开日2010年1月13日 申请日期2008年11月21日 优先权日2008年7月11日
发明者蔡铭进, 达 陈 申请人:财团法人工业技术研究院;力晶半导体股份有限公司;南亚科技股份有限公司;茂德科技股份有限公司;华邦电子股份有限公司