专利名称：Flotox型eeprom的制作方法
技术领域：
本发明涉及FL0T0X (浮栅隧道氧化)型EEPROM(电子可擦写 可编程只读存储器)，特别涉及具有成对的2个单元，以2个单 元存储1个数据的W单元方式的电子可擦写可编程只读存储器。
背景技术：
可以电写入 电改写的EEPR0M能在板上进行改写，能进行 以页或字节为单位的改写。因此，可大范围应用。但为此需要设 计更可靠、更微型化的EEPROM。
曾经提出有这样 一 种用于提高可靠性的结构在闪存 (flash)中，对于1个数据'，除了存储用单元，还设有一个检 验(verify)单元，这样就可以容易地确认是否进行了数据的写 入 删除(参照专利文献1)。在EEPR0M中，也可以认为用2个 单元存储1个数据的W单元方式是可靠性高的设计。
专利文献l: JP特开平8-180696号公报
在设计W单元方式的EEPR0M时，采用单纯地排列2个单元， 并用这2个单元存储1个数据的结构的情况下，不能縮小单元面 积，可靠性虽然得到提高，但是不能达到EEPR0M的微型化。因 此，在W单元方式的EEPR0M中，如何很好地设计单元布局就成 为一个技术课题。
关于更具体的内容，参照附图进行说明。
图6是表示以往的FL0T0X型EEPR0M的单元结构的图解图， (A)为俯视图；(B)为沿着(A)中的X-X的剖面图；(C)为沿 着(A)中的Y-Y的纵向剖面图。
EEPROM包含被L0C0S氧化膜2进行元件间分离的区域中所形 成的单元晶体管3和选择晶体管4，该L0C0S氧化膜2是在例如
5p型硅基板1的表层区域上通过局部硅氧化(L0C0S)法形成的。 这些晶体管具有漏极5，源极6，和设在漏极5和源极6之间的 浮栅7以及控制栅8，和设在浮栅7以及漏极5之间的选择栅9。 另外，浮栅7和漏极5之间的绝缘膜10的一部分成为100 200A 左右的薄膜，在其上形成隧道窗11。经由隧道窗11，可以进行 针对浮栅7的电子注入、导出。
也就是说，FL0T0X型EEPR0M在进行写入动作时，由于使用 FN隧道电流，所以需要进行高的耐压设计。因此，在L0C0S氧化 膜2的下面设置被称为沟道截断环12的杂质浓度高的p+区域，
提高了元件分离耐压。
但是，在EEPR0M的单元结构中，沟道截断环区域12和漏极 5 (漏极连接区域)之间必须确保一定的距离13。原因是如果 不能确保该距离13，则EEPR0M的耐压降低，变得不能施加数据 写入所需要的电压，从而不能发挥作为存储器的功能。因此，沟 道截断环12和漏极5之间的距离13的确保就成为单元面积縮小 的支障。 '
因此，为了对EEPR0M进行可靠性高的设计，在采用以2个 单元存储1个数据的W单元方式的情况下，并不是采用单纯地将 2个单元并列地配置的结构，而必须在布局上要精心设计。因为， 若采用单纯地将2个单元并列地配置的结构，则与以往的EEPR0M 相比，需要2倍的单元面积，即使可以进行可靠性的设计，也不 能实现单元面积(芯片面积)的縮小。
发明内容
本发明就是在这样的背景下实现的，其主要目的在于提供 一种在采用用于可靠性高的设计的W单元方式的同时，单元面积 被縮小的FL0T0X型EEP廳。
本发明的另外一个目的为提供一种FL0T0X型EEPR0M，其 为W单元方式，具有成对的2个单元，并且可以将各单元作为独 立的单元读出。本发明的另外一个目的为提供一种FL0T0X型EEPR0M，其 为W单元方式，具有成对的2个单元，并且通过将各单元的源极 个别设置，可以作为相互独立的单元读出。
本发明的另外一个目的为提供W单元方式的FL0T0X型 EEPR0M的驱动方法。
本发明的另外一个目的为提供W单元方式的FL0T0X型 EEPR0M的驱动方法以及工作确认方法。
用于达到上述目的的技术方案1中记载的发明，是将1个数 据用2个单元来存储的W单元方式的FL0T0X型EEPR0M，其特征 为包括成对的2个浮栅(25a、 25b);与各浮栅关联地分别设 置的2个隧道窗(33a、 33b);以被2个浮栅共享的方式设置的1 个控制栅(26);与控制栅协同工作、用于选择2个浮栅而以被2 个浮栅共享的方式设置的1个选择栅(29);以被2个浮栅共享 的方式的设置的1个漏极(28);和以被2个浮栅共享的方式设 置的1个源极(27)。
另外，括号内的英文和数字表示后文提到的实施方式中所对 应的构成要素等。以下与此项相同。
根据此结构，需要进行高耐压设计的选择晶体管(24) —侧 的漏极(28)区域被2个单元共享。由此，与在2个单元中分别
形成漏极的情况相比，可以减小漏极区域。因此，能以形成于 L0C0S氧化膜(22)之下的沟道截断环(30)区域与漏极(28)
区域不接触的方式来构成单元，并以最小的面积形成具有充分耐 压性能的漏极。
另外，通过将2个单元的其他部分根据所需耐压性能进行縮 小，可以使单元面积达到最佳化。
技术方案2记载的发明是技术方案1中记载的W单元方式的 FL0T0X型EEPR0M。其特征为上述成对的2个浮栅(25a、 25b) 在与漏极(28)以及源极(27)之间的方向交叉的方向上并排排 列；上述选择栅(29)包括在上述2个浮栅的排列方向上，略微 平行地延伸的第1以及第2带状线(29a、 29b);上述第1带状
7线(29a)的线宽设置为与上述2个浮栅中的一方(25a)对置 的部位相对较宽，与上述2个浮栅的另一方(25b)对置的部位 相对较窄；上述第2带状线(29b)的线宽设置为与上述2个 浮栅的一方(25a)对置的部位相对较窄，与上述2个浮栅的另 一方(25b)对置的部位相对较宽。
在该结构中，由于在与漏极(28)以及源极(27)之间的方 向交叉的方向上并排排列了 2个浮栅(25a、 25b)，所以可以縮 小共享的漏极(28)区域的上述交叉方向的尺寸。并且，通过使 选择栅(29)形成含有第1带状线(29a)以及第2带状线(29b) 的结构，在一方的带状线(宽度较窄的带状线)的下方形成穿通， 可以将2个单元作为相互独立的单元来进行工作，从而能从2个 单元分别读出数据。
技术方案3记载的发明为技术方案1或2记载的EEPROM的 驱动方法，其特征为删除工作为对上述控制栅(26)以及选 择栅(29)施加高电压，将上述漏极(28)、源极(27)以及半 导体基板(21)的偏压设为低电压，经由上述隧道窗(33a、 33b) 向上述2个浮栅(25a、 25b)中注入电子；写入工作为对上述 漏极(28)以及选择栅(29)施加高电压，将上述控制栅(26) 以及半导体基板(21)的偏压设为低电压，并且将上述源极(27) 设置为开路，经由上述隧道窗(33a、 33b)从上述2个浮栅(25a、 25b)中导出电子；读出工作为对上述选择栅(29)以及漏极 (28)施加工作电压，对上述控制栅(26)施加读取电压，将上 述源极(27)以及半导体基板(21)的偏压设置为接地电位来检 测电流。
根据该构成，对于成对的2个浮栅(25a、 25b)，可以控制 被共享的控制栅(26)、选择栅(29)、漏极(28)以及源极(27) 的电压，良好地进行删除、写入以及读出工作。
技术方案4记载的发明是技术方案2记载的EEPROM的驱动 方法，其特征为将上述源极(27)以及半导体基板(21)的偏 压设为接地电位，对上述漏极(28)施加工作电压，将上述第1 8带状线(29a)或第2带状线(29b)的任意的 一 方设为接地电位， 对任意的另一方施加工作电位，且仅从上述2个浮栅(25a, 25b) 中的一方进行读出工作。
根据这种方法，可以使2个单元各自独立地工作。 技术方案5记载的发明是用2个单元存储1个数据的W单元 方式的FL0T0X型EEPROM，其特征为，具有成对的2个浮栅(25a、 25b);与各浮栅关联地分别设置的2个隧道窗(33a、 33b);以 被2个浮栅共享的方式设置的1个控制栅(26);与控制栅协同 工作、用于选择2个浮栅而以被2个浮栅共享的方式配置的l个 选择栅(34);以被2个浮栅共享的方式配置的1个漏极(28); 和针对各浮栅分别设置的2个源极(35a、 35b)。
根据此结构，需要进行高耐压设计的选择晶体管(24) —侧 的漏极(28)区域被2个单元共享。由此，与在2个单元中分别 形成漏极的情况相比，可以减小漏极区域。因此，能以形成于 LOCOS氧化膜(22)之下的沟道截断环(30)区域与漏极(28) 区域不接触的方式构成单元，并以最小的面积形成具有足够耐压 的漏极。
另外，通过将2个单元的其他部分根据所需耐压进行缩小， 可以使单元面积达到最佳化。
进一步，通过将源极(35a、 35b)相对于2个单元各自分别 进行设置，可以将2个单元作为相互独立的单元来进行工作，可 以从2个单元分别读出数据。因此，在出厂前，可以确认2个单 元是否正常工作。
在技术方案6记载的发明中，上述成对的2个浮栅(25a、 25b)也可以在与漏极(28)以及源极(35a、 35b)之间的方向 交叉的方向上并排排列。
在该结构中，由于在与漏极(28)以及源极(35a、 35b)之 间的方向交叉的方向上并排排列了 2个浮栅(25a、 25b)，所以 可以縮小共享的漏极(28)区域的上述交叉方向上的尺寸。另外， 可以在将浮栅(25a、 25b)和源极(35a、 35b)的耐压保持在所需的耐压的同时，縮小单元面积。
技术方案7记载的发明为技术方案5或6记载的EEPR0M的
驱动方法，其特征为删除工作为对上述控制栅(26)以及选
择栅(34)施加高电压，将上述漏极设为低电压，并将上述2个 源极(35a、 35b)设置为开路，经由上述隧道窗(33a、 33b)， 向2个浮栅(25a、 25b)中注入电子；写入工作为对上述漏极
(28)以及选择栅(34)施加高电压，将上述控制栅(26)设为 低电压，并且将上述2个源极(35a、 35b)设置为开路，经由上 述隧道窗(33a、 33b)从上述2个浮栅(25a、 25b)中导出电子； 读出工作为对上述选择栅(34)以及漏极(28)施加工作电压， 对上述控制栅(26)施加读取电压，将上述2个源极(35a、 35b) 设置为接地电位来检测电流。
根据该构成，对于成对的2个浮栅(25a、 25b)，可以控制 被共享的控制栅(26)、选择栅(34)、漏极(28)以及2个源极
(35a、 35b)的电压，并良好地进行删除、写入以及读出工作。
技术方案8所记载的发明是技术方案5或6所记载的EEPR0M 的工作确认方法，其特征为对上述选择栅(34)以及漏极(28) 施加工作电压，对上述控制栅(26)施加读取电压，通过将上述 2个源极(35a、 35b)中的一方设为开路，另一方设为接地电位， 来确认与设置为接地电位的源极对应的浮栅的工作。
根据本方法，可以容易地确认2个单元是否都正常地发挥着 功能。
图1是说明涉及本发明的一个实施方式的W单元方式的 FL0T0X型EEPR0M的构成的图。
图2是说明涉及本发明的一个实施方式的W单元结构的 FL0T0X M EEPR0M的工{乍的图角军图。
图3是说明从一对单元(浮栅25a， 25b)的一方，作为独立 单元而读出数据的情况下的电压的施加的图解图。图4是说明涉及本发明的其他实施方式的W单元方式的
FLOTOX型EEP顏的结构的图。
图5是说明涉及本发明的其他实施方式的W单元结构的 FL0T0X型EEPR0M的工作的电路图。
图6是表示以往的FL0T0X型EEPR0M的单元结构的图解图。
符号的说明
21 P型硅基板
22 L0C0S氧化膜
23 单元晶体管
24 选择晶体管 25a， 25b浮栅
26 控制栅(共享控制栅)
27 源极(共享源极)
28 漏极(共享漏极) 29， 29a， 29b选择栅 30 沟道截断环
33a， 33b隧道窗
34 选择栅(共享选择栅)
35a， 35b源极
具体实施例方式
下面参照附图详细说明本发明的实施方式。
图1是说明涉及本发明的一个实施方式的W单元方式的 FL0T0X型EEPR0M的构成的图，(A)为图解式的俯视图，(B)为 沿着(A)中b-b的截面剖面图，(C)为沿着(A)中的c-c的截 面剖面图。
参照图1 (A) (C)，在p型硅基板21的表层区域，形成 了通过L0C0S法形成的场(field)氧化膜(L0C0S氧化膜)22， 在进行了元件间分离的P型硅基板21的表层区域，形成了 EEPROM 的单元结构。
ii在单元结构中，包含单元晶体管23以及选择晶体管24。在 单元晶体管23中，设置了成对的2个浮栅25a以及25b; 2个 浮栅25a， 25b所共享的控制栅26;和2个浮栅25a， 25b所共享的 1个源极27。
另一方面，在选择晶体管24中，设置了共享的漏极28; 和在漏极28以及2个浮栅25a， 25b之间设置的选择栅29。选择 栅29包含有在浮栅25a、25b的排列方向上延伸的第1带状线29a 以及第2带状线29b。并且，第1带状线29a的宽度为在对应 于浮栅25a的一侧偏粗；第2带状线29b的宽度为在对应于浮 栅25a的一侧偏细。相反，第1带状线29a的宽度为在对应于 浮栅25b的一侧偏细；第2带状线29b的宽度为在对应于浮栅 25b的一侧偏粗。这样一来，就可以通过设置2个选择栅(宽线) 29，并且，通过调整其宽度(L长)，使浮栅25a, 25b分别作为独 立的单元发挥功能。关于这一点，将在后面进行阐述。
在该实施方式中，在与漏极28和源极27之间的方向大致成 正交的方向上，设置成对的2个浮栅25a， 25b，源极27以及漏极 28都被一起设定为成对的2个浮栅25a, 25b所共享的源极以及漏 极。由此，可以缩小漏极28区域，并实现在L0C0S氧化膜22 的下方所形成的沟道截断环30区域和漏极28区域，可以保持所 规定的距离31的结构，成为高耐压设计。
也就是说，通过使2个浮栅25a， 25b共享需要高耐压设计的 选择晶体管24的漏极28区域，与仅排列2个单元相比，可以更 縮小漏极28区域。另外，对于其他部分，根据必要的耐压进行 缩小，可以使单元面积最佳化。
在成对的2个浮栅25a，25b上，各自形成有与漏极28之间 的绝缘膜32的一部分变薄的隧道窗33a，33b。经由该隧道窗 33a， 33b进行对浮栅25a， 25b的电子注入和导出。
针对浮栅25a， 25b设置有共享的控制栅26，并配置有和控制 栅26协同工作，用来选择浮栅25a或25b的2个选择栅29。而 且，对应于浮栅25a的选择栅(第1带状线)29a的栅长长(宽度宽)；第2带状线29b的栅长短(宽度窄)。相反，对应于控制 栅25b的选择栅(第1带状线)29a的栅长短(宽度窄)；选择栅 (第2带状线)29b的栅长长'(宽度宽)。根据该构成，在栅长短 的一侧，可以有意识地产生短沟道效果，根据没有发生短沟道效 果的其余的选择栅，可以分别使浮栅25a, 25b进行工作。也就是 说，可以使浮栅25a,25b作为各自的单元进行工作。
图2是说明图1所示的W单元结构的EEPROM的工作的图解图。
对该实施方式的W单元结构的EEPROM的工作进行以下说明。 (写入工作)
参照图2 (A)，对漏极28、选择栅29 ( 29a， 29b)施加15 17V的高电压，将控制栅26以及硅基板21作为GND(接地电位)， 将源极27设为开路状态。由此，从浮栅25a， 25b通过FN隧道电
流导出电子。
(删除工作)
参照图2 (B)，对控制栅26以及选择栅29 ( 29a, 29b)施加 15 17V的高电压，将漏极28以及硅基板21设为GND (接地电 位)，将源极27设为开路。由此，可以从漏极28经由隧道窗 33a， 33b向一对浮栅25a， 25b中注入电子。 (读出工作)
参照图2(C)，在读出时，对漏极28以及选择栅29( 29a， 29b) 施加工作电压Vcc，对控制栅26施加读取(sense)电压(1 3V 的低电压)，将源极27以及硅基板21的偏压设为GND(接地电位)。 由此，单元晶体管23变成导通/截止中的任意一个状态，可以基 于此进行数据的读出。 (独立单元工作)
另外，在此实施方式中，可以将浮栅25a或25b中的任意一 方作为独立单元使其工作，进行数据的读出。
例如，在将图1所示的浮栅25a作为独立单元，并读出该浮 栅25a的数据的情况下，如图3所示，将源极27以及硅基板21的偏压电位设为GND (接地电位)。另外，对漏极28施加工作电
压Vcc。然后，对第1带状线29a，即一方的选择栅29a施加Vcc，
并将第2带状线29b、即另一方的选择栅29b设为0V。此时，在
第2带状线29b的栅长足够短的情况下，在第2带状线29b的下
方形成穿通(punch throLigh)。由此，可以不根据第2带状线29b
的电位(0V)，而通过对第1带状线29a，即一方的选择栅29a
施加工作电压Vcc，来进行流经浮栅25a的电流的导通/截止。
其结果是，可以使用一对的浮栅25a，25b中的任何一方进行 作为独立单元的读出工作。
根据该实施方式，通过用2个单元共享为了进行高耐压设计 而需要一定程度的面积的选择晶体管24的漏极28区域，能以最 小的面积形成耐压性能充分的漏极28区域。
另外，通过精心设计选择栅29 ( 29a，29b)的设置，形成具 有宽度各不相同的2根带状线(第1带状线29a，第2带状线29b) 的结构，从而可以使浮栅29a， 29b各自作为独立的单元发挥功 能。 '
上述实施方式中的半导体的P型、n型，也可以反过来设置， 在这种情况下，电子的移动也相反。另外，场效氧化膜也可以不 通过L0C0S法，而通过STI法形成。
图4是说明涉及本发明的其他实施方式的W单元方式的 FL0T0X型EEPROM的结构的图，(A)是图解式的俯视图，(B)为 沿着(A)中b-b的截面剖面图，(C)为沿着(A)中的c-c的截 面剖面图。
在P型硅基板21的表层区域，形成由L0C0S法形成的场效 氧化膜(L0C0S氧化膜)22，在进行了元件间分离的p型硅基板 21的表层区域，形成EEPR0M的单元结构。单元结构中包括有单 元晶体管23以及选择晶体管24，相对于在单元晶体管23 —侧所 包含的成对的2个浮栅25a、 25b以及2个源极35a、 35b，选择 晶体管24 —侧的漏极28被设置为共享。也就是说，在与漏极-源极之间的方向大致成正交的方向上，设置了成对的2个浮栅25a、 25b。
由此，可以缩小漏极28区域，并可以实现在L0C0S氧化膜 22的下方形成的沟道截断环30区域和漏极28区域能保持所规定 的距离31的结构，从而实现高耐压设计。
在成对的2个浮栅25a，25b中分别形成与漏极28之间的绝 缘膜32的一部分变薄的隧道窗33a， 33b。经由该隧道窗33a， 33b， 对浮栅25a，25b进行电子的注入或导出。
针对对浮栅25a，25b设置有共享的控制栅26。另外，设置有 与控制栅26协同工作而用于选择2个浮栅25a，25b的2个浮栅 25a，25b所共享的选择栅34。
另一方面，针对各浮栅25a, 25b，分别设置了源极35a, 35b。
由于具有这种构成，所以如上所述，可以缩小漏极28的区 域，实现高耐压设计，并且，其他部分也可以根据所需的耐压性 能，进行缩小，因此，可以用最小的面积实现具有充分耐压性能 的W单元结构的EEPR0M。
另外，由于源极35a， 35b是相对于成对的浮栅25a， 25b分别 设置的，所以可以将2个浮栅25a， 25b作为各自独立的单元驱动， 读出数据。
图5是说明图4所示的W单元结构的EEPR0M的工作的电路 图。下面，对涉及本实施方式的W单元结构的EEPR0M的工作进 行说明。
(删除工作)
参照图5 (A)，对控制栅26以及选择栅34，施加例如15 17V的高电压，并且，将漏极28设为0V，将源极35a, 35b设为开 路。由此，可以向一对浮栅25a， 25b中分别注入电子。 (写入工作)
参照图5 (B)，对漏极28以及选择栅34施加例如15 17V 的高电压。然后，将控制栅26设为0V，将源极35a， 35b设为开 路。由此，从一对浮栅25a， 25b中可以分别导出电子。 (读出工作(通常时))
15用户使用EEPR0M的情况下的通常读出工作如下。 参照图5 (C)，对选择栅34以及漏极28施加工作电压(例 如电源电压)Vcc，对控制栅26施加被称为读取电压的例如l 2V左右的低电压。然后将源极35a，35b设为接地电位(GND)， 检测来自漏极28的电流的流向。在向浮栅25a, 25b中注入了电 子的状态下，虽然单元晶体管的Vth变得比读取电压低，电流流 动，但是在从浮栅25a，25b导出了电流的状态下，单元晶体管的 Vth变得比读取电压高，电流不能流动。由此，可以判断在单元 中所存储的数据。
(读出工作(测试时)) 在出厂前，测试2个单元是否都能有效地工作时的读出工作 如下。
参照图5 (D)，与上述通常时的读出工作相同，对各栅极以 及漏极施加电压，即，对单元栅34以及漏极28施加Vcc，对控
制栅26施加读取电压。
在此，将源极35a以及35b中的任意一方设为开路状态，将 任意的另一方设置为接地电位(GND)。由此，可以读出与设为接 地电位(GND)的源极35a或35b所对应的浮栅25a， 25b的数据。
然后，两者的数据如果是相等的数据，就可以确认2个单元 的工作状态良好。
根据本实施方式，可以提供高可靠设计的W单元方式的 FL0T0X型EEPR0M，其可以实现单元面积缩小化，并可以大范围 利用。
上述实施方式中的半导体的P型、n型，也可以反过来设置，
这种情况下，电子的移动也相反。另外，场效氧化膜也可以不使 用L0C0S法，而利用STI法形成。
本发明，不限于以上说明的各实施方式，在技术范围记载的 范围内可以进行各种变更。
1权利要求
1.一种W单元方式的FLOTOX型EEPROM，将1个数据用2个单元来存储，其特征为，包括成对的2个浮栅；与各浮栅关联地分别设置的2个隧道窗；以被2个浮栅共享的方式设置的1个控制栅；与控制栅协同工作、用于选择2个浮栅而以被2个浮栅共享的方式设置的1个选择栅；以被2个浮栅共享的方式设置的1个漏极；和以被2个浮栅共享的方式设置的1个源极。
2. 根据权利要求1记载的W单元方式的FL0T0X型EEPR0M，其特征为上述成对的2个浮栅在与漏极以及源极之间的方向交叉的方 向上并排排列；上述选择栅包括在上述2个浮栅的排列方向上大致平行地延 伸的第1以及第2带状线；上述第1带状线的线宽设置为与上述2个浮栅中的一方对置的部位相对较宽，并且与上述2个浮栅中的另一方对置的部位 相对较窄；上述第2带状线的线宽设置为与上述2个浮栅中的 一方对置的部位相对较窄，并且与上述2个浮栅中的另一方对置 的部位相对较宽。
3. —种权利要求1或2记载的EEPR0M的驱动方法，其特征为删除工作为对上述控制栅以及选择栅施加高电压，将上述 漏极、源极以及半导体基板的偏压设为低电压，经由上述隧道窗 向上述2个浮栅中注入电子；写入工作为对上述漏极以及选择栅施加高电压，将上述控 制栅以及半导体基板的偏压设为低电压，并且将上述源极设置为 开路，经由上述隧道窗从上述2个浮栅中导出电子；读出工作为对上述选择栅以及漏极施加工作电压，对上述 控制栅施加读取电压，将上述源极以及半导体基板的偏压设置为 接地电位来检测电流。
4. 根据权利要求2记载的EEPROM的驱动方法，其特征为将上述源极以及半导体基板的偏压设为接地电位，对上述漏极施加工作电压，将上述第1带状线或第2带状线的任意的一方 设为接地电位，对任意的另一方施加工作电位，且仅从上述2个 浮栅中的一方进行读出工作。
5. —种W单元方式的FL0T0X型EEPR0M，将1个数据用2个单元来存储，其特征为，包括成对的2个浮栅；与各浮栅关联地分别设置的2个隧道窗； 以被2个浮栅共享的方式设置的1个控制栅；与控制栅协同工作、用于选择2个浮栅而以被2个浮栅共享 的方式设置的1个选择栅；以被2个浮栅共享的方式设置的1个漏极；和针对各浮栅分别设置的2个源极。
6. 根据权利要求1记载的W单元方式的FL0T0X型EEPR0M， 其特征为上述成对的2个浮栅在与漏极以及源极之间的方向交叉的方 向上并排排列。
7. —种权利要求1或2记载的EEPR0M的驱动方法，其特征为删除工作为对上述控制栅以及选择栅施加高电压，将上述 漏极设为低电压，并将上述2个源极设置为开路，经由上述隧道 窗，向2个浮栅中注入电子；写入工作为对上述漏极以及选择栅施加高电压，将上述控 制栅设为低电压，并且将上述2个源极设置为开路，经由上述隧 道窗从2个浮栅中导出电子；读出工作为对上述选择栅以及漏极施加工作电压，对上述控制栅施加读取电压，将上述2个源极设置为接地电位来检测电 流。
8. —种权利要求1或2所记载的EEPROM的工作确认方法， 其特征为对上述选择栅以及漏极施加工作电压，对上述控制栅施加读 取电压，通过将上述2个源极中的一方设为开路，另一方设为接 地电位，来确认与设置为接地电位的源极对应的浮栅的工作。
全文摘要
在W单元方式的FLOTOX型EEPROM的设计中，由于微型化的缘故，存在必须精心设计单元的布局的这一课题。因此，为了设计出W单元方式的FLOTOX型EEPROM，设置成对的2个浮栅(25a、25b)；2个隧道窗(30a、30b)；共享的源极(27)；共享的控制栅(26)；和选择栅(29a、29b)，并将漏极(28)设为共享。由此，可以实现高可靠性设计与高耐压性设计得以实现的W单元方式的FLOTOX型EEPROM。
文档编号H01L29/788GK101595555SQ200880003209
公开日2009年12月2日 申请日期2008年1月28日 优先权日2007年1月29日
发明者关口勇士 申请人:罗姆股份有限公司