一种具有电子俘获擦除状态的非易失半导体存储单元及其操作方法

专利名称：一种具有电子俘获擦除状态的非易失半导体存储单元及其操作方法
技术领域：
本发明大体上涉及一种半导体存储装置，尤其涉及一种具电荷俘 获擦除状态的非易失半导体存储单元以及其操作方法。
背景技术：
用于非易失信息储存的存储装置已被广泛地使用于本领域之中。 示范的非易失半导体存储装置包括只读存储器(ROM)、可编程只读存 储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只 渎存储器(EEPROM)以及快闪型EEPROM。
快闪型EEPROM与EEPROM相似在于，存储单元可以 被程序化 (亦即被写入)及被电擦除，但具有立即擦除所有存储单元的额外能力。 EEPROM存储器的广泛使用已促使更多的研究集中在研制一种具有最 佳性能特征(例如是较短的编程时间、使用较低电压用于编程及读取、 较长的数据保留时间、较短的擦除时间、以及较小的物理尺寸)的 EEPROM存储单元。
图1是一方框图，其说明了一现有技术的非易失存储单元的结构，其中一个非易失存储单元70包括有一N沟道金属氧化半导体场效晶体 管(MOSFET)结构。非易失存储单元70包括有一个P型基底706，该P 型基底706带有两个嵌入式N+结，其中一个为源极700，另一为漏极 701 。 一个沟道707被形成在源极700与漏极701之间。在该沟道之上 是一个第一绝缘层703，其通常为氧化硅层。在该第一绝缘层703的顶 部是一个陷获层(trapping layer) 704，其通常为氮化物层。陷获层704 形成存储保持层，其在电子及空穴进入氮化物层时对其进行俘获。一 个通常为氧化物层的第二绝缘层705被形成以覆盖该氮化硅层。氧化 硅层705与一个被形成在该第二绝缘层705上的传导性栅极702相互 电绝缘。这两个氧化硅层703极705用作绝缘介电层。
该现有技术结构可以提供一个二位单元，亦即非易失存储单元可 以储存二位的数据。存储器是由沟道热电子注入来进行编程。通过将 编程电压施加至栅极702与漏极70.1同时使源极700接地，电子可以 被充分地加速以被注入至接近于漏极侧701的陷获层704中，以便增 加接近于漏极侧701的沟道707中的能垒(energy barrier),在该漏极侧 701中储存有数据的一个位。另外，电子可以被注入接近于源极侧702 的陷获层704中，以便增加在沟道707中接近于源极侧700中的能垒， 其中源极侧700储存有数据的另一个位。假如陷获层704包括有一适 当的宽度，那么将电子储存在陷获层704中的两个区域可以被识别并 被使用以储存数据的二个位。
关于现有技术的非易失存储单元的能垒，陷获层处于不带电状态 (neutral state)。在没有电荷被储存于陷获层中之时，在沟道707中的能 垒处于低状态。在对非易失存储单元进行编程过程中，电子被注入陷 获层中，例如接近于漏极701处的陷获层中，以使在沟道707中接近 于漏极701的能垒被提升。再者，当电子被注入接近于源极700的陷 获层704中之时，在接近于源极700的沟道707中的能垒被提升。从 而在沟道707中的能垒包括有被分配在能垒两侧的两个高区段。
使用热电子注入的常规编程操作要求高操作电压并且消耗高功
5率。当非易失存储单元的尺寸被降低，并且沟道是相当小之时，高操
作i(i压会诱导一种贯穿效应(punch-through effect),而造成高泄漏电流 以及低编程效率。这些状况在现有技术的用作二位存储单元的非易失 存储装置中变成一个显著的设计及实施缺点。此外，现有技术的结构 需要一个特别局限的尺寸，这会妨碍在尺寸及成本降低上的工程成就。 因此，在本领域中所存在的需求是一种具有最佳二位单元结构的 非易失存储装置，尤其是一种至少能够克服本领域中的非易失存储装 置的前述缺点的非易失存储装置及其方法。特别是，在本领域中所存 在的需求是一种具有针对俘获式介电层中所被俘获的电子电荷的扩大 效应(amplified effects)、以及一最佳化降低尺寸的非易失存储装置。

发明内容
本发明的一较佳实施例提供了一种俘获式非易失存储单元，其包 括有一个P型半导体基底、 一个为一嵌入式N+结区域的源极、 一个与 该源极分隔并亦为一嵌入式N+结(N+junction)区域的漏极、一个被 形成在该源极与该漏极间的空间中并位于半导体基底内的沟道、 一个 覆盖住该沟道的第一绝缘层、 一个被形成在第一绝缘层上并覆盖住该 第一绝缘层的非传导式电荷陷获层、 一个被形成在该非传导式电荷陷 获层上并覆盖住该非传导式电荷陷获层的第二绝缘层、 一个包括有一 导电材料而被形成在该第二绝缘层上并覆盖住该第二绝缘层的栅极。
在根据本发明的非易失存储单元的这一特定实施例之中，非传导 式电荷陷获层被形成，以便接收被注入到非传导式电荷陷获层的电子 并将其保持在接近于漏极的第一电荷储存区中用以储存数字数据，以 及保持在一个接近于源极的第二电荷储存区中。针对操作根据本发明 的非易失存储器的擦除状态而言，电子被储存在非传导式电荷陷获层 中。在对根据本发明的非易失存储器进行编程之时，空穴被注入至非 传导式电荷陷获层之中。再者， 一个隧道层可以被添加在该沟道与该 第一绝缘层之间，以便降低从沟道至陷获层的注入能垒，其中电子及
6空穴在工作模式中被轻易地注入陷获层之中。
本发明还提供了一种用于将一个位写入于根据本发明的一俘获式 非易失存储单元中的方法。根据本发明的方法的一个实施例包括有以 下歩骤施加一第一电压差于该源极和该漏极之一选定电极与该栅极 之间，其中该第一电压差足够小以切断从该选定电极至该栅极的电流， 如此不会有电流出现于其间，并且施加一第二电压差于该源极和该漏 极的一第二电极与该栅极之间，其中该第二电压差足够大以形成一个 电场，此电场会使一电流沿着从该第二电极至该陷获层的路径流动。 再者，二个位可以通过将第二电压差施加至源极和漏极，而以一种大 体上同时的方式同时被编程。
本发明还提供了一种用于读取在一俘获式非易失存储单元中的一 个位的方法。根据本发明的方法的一个实施例包括有以下步骤施加 一第一电压差于该源极和该漏极的一选定电极与该栅极之间，其中该 第一电压差足够大以打开该选定电极及该栅极，并且使该源极和该漏 极的一第二电极接地，其中在第二电极侧的位状态因此被读取及输出。
另外，本发明提供了一种用于擦除一俘获式非易失存储单元的方 法。根据本发明的方法的一个实施例包括有以下步骤施加一电压差 于该栅极与该半导体基底之间，其中，该电压足够大以形成一隧道， 以便产生一沿着从具有源极和漏极的半导体基底至该陷获层的路径流 动的电流。此外，电压可以被反向地附加，以便形成一隧道，用以产 生一沿着从该栅极至该陷获层的路径流动的电流。
本发明还迸一步地提供了一种通过附加一系列脉冲(pulse)以擦除
一俘获式非易失存储单元的方法。根据本发明的方法的一个实施例，
一系列的双极脉冲(bipolar pulse)被输入至漏极和源极的一选定电极之 中，而漏极和源极的另一电极则被浮接(floated)。每一脉冲包括有一个 第二电压以及一个小于该第二电压的第三电压，其中该第三电压足以 使电子从选定电极处离开。再者，第二电压足以切断从选定电极至半 导体基底的电子流动，并用以使电子注入至陷获层之中。另外，脉冲可以从源极和漏极处同步地输入，或者从半导体基底处直接输入。
本发明还提供了一种用于擦除一俘获式非易失存储单元的方法。 根据本发明的方法的一个实施例包括有以下步骤提供一个包围该半 导体基底的N型阱，使该漏极和该源极接地或浮接，以及施加电压至 栅极、该P型阱以及该N型阱，从而造成一个电子流路径以诱导电子 从该N型阱处流动至该P型阱处，并接着通过该第一绝缘层而被注入
至该陷获层之中。再者，代替N型阱的使用， 一个N+注入器(injector) 可以被形成在半导体基底中。


本发明的较佳及其它实施例在下文中将参照附图(未依比例绘制)
来加以更详细地说明，其中的附图为-
图1说明了现有技术的非易失存储单元；
图2说明了根据本发明较佳实施例的非易失存储单元；
图3说明了根据本发明另一实施例而带有一隧道层的非易失存储
单元；
图4A以及图4B分别说明了针对根据本发明一实施例的非易失存 储单元的源极位和漏极位来进行编程的示例性操作；
图5A以及图5B分别说明了针对根据本发明另一实施例的非易失 存储单元的源极位和漏极位来进行读取的示例性操作；
图6A说明了在接近源极的一位处于低状态中、而接近漏极的位处 于低状态和高状态中之时，用于读取接近源极的那个位的示例性能垒 分布及电压分布；
图6B说明了在接近源极的一位处于高状态中、而接近漏极的位处 于低和高状态中之时，用于读取接近源极的那个位的示例性能垒分布 及电压分布；
图6C说明了在接近漏极的一位处于低状态中、而接近源极的位处 于低和高状态中之时，用于读取接近漏极的那个位的示例性能垒分布及电压分布；
图6D说明了在接近漏极的一位处于高状态中、而接近源极的位处 于低和高状态中之时，用于读取接近漏极的那个位的示例性能垒分布 及屯压分布；
图7说明了根据本发明的示例性擦除操作，其中电子从半导体基 底处被注入至陷获层之中；
图8说明了根据本发明的另一示例性擦除操作，其中电子从栅极 处被注入至陷获层之中；
图9说明了根据本发明的快闪型存储单元的示例性擦除操作，其 是通过以脉冲刺激该基底而从漏极处注入热电子；
图10说明了根据本发明的快闪型存储单元的另一示例性擦除操 作，其是通过以脉冲剌激该基底而从源极和漏极处注入热电子；
图11说明了根据本发明的快闪型存储单元的再一示例性擦除操 作，其是通过以脉冲剌激半导体基底而注入热电子；
图12说明了根据本发明的非易失存储单元更进一步的示例性擦除 操作，其是使用从N型阱处所发出的热电子来进行电子注入；以及
图13说明了根据本发明的非易失存储单元更进一步的示例性擦除 操作，其是使用从N型注入器处所发出的热电子来进行电子注入。
具体实施例方式
本发明的细节将结合附图而在下文中迸行描述。本领域的技术人 员应当了解的是，以下描述内容包含本发明的示例性描述。在本发明 的范围与精神中的修改以及变化因此为本发明的范畴所覆盖，而本发 明的范畴是通过随附的权利要求及等价物所界定。
根据本发明一实施例的非易失存储单元10被说明于图2之中。非 易失存储单元10 —般包括有一个N沟道金属氧化半导体场效晶体管 (MOSFET)结构。在非易失存储单元10中， 一个P型基底106包括有 两个嵌入式N+结， 一个是源极100，而另一则是漏极101。 一个沟道
9107被形成在该源极100与该漏极101之间。在该沟道107之上是一个 第一绝缘层103，其通常为氧化硅层。在该第一绝缘层103的顶部是一 个陷获层104，其通常为氮化物层。陷获层104形成了存储保持层，用 于在电子与空穴被注入至氮化物层中之时对其进行俘获。 一个通常为 氧化硅层的第二绝缘层105被形成以覆盖住该氮化硅层。该氧化硅层 105作用以对一个被形成在该第二绝缘层105上的传导性栅极102进行 ili绝缘。这两个氧化硅层103和105用作绝缘介电层。
本发明的许多优点在于非易失存储器10被编程、被读取、以及被
擦除的方式。在擦除状态之中，电子被储存在氮化物层之中，以使在 沟道中的能阶(energy level)通常处于一高状态。在对非易失存储单元10 进行编程之时，热空穴从源极100或漏极101处被注入陷获层104之 中，以便改变能垒(energy barrier)。
在操作根据本发明的非易失存储单元之时，想要.的是以高速将空 穴或电子注入陷获层104之中。还想要的是在非易失存储单元并未操 作之时得以将电子或空穴保持在陷获层中。根据本发明的一特殊实施 例，针对一绝缘层(例如是第一绝缘层103)而言，电子的能垒是3.2eV， 而空穴的能垒是4.9eV。这对于通过第一绝缘层103而被抽离以及被注 入陷获层104的电子及空穴具有一等效效应。想要的是在非易失存储 单元并未操作之时得以将电子或空穴稳定地保持在陷获层104中。相 反地，当根据本发明的非易失存储单元在操作之时，电子及空穴能够 被轻易地注入陷获层104之中。gp，电子及空穴穿过一个具有较低能 垒的绝缘层，以便加快非易失存储器的操作。
图3说明了根据本发明一更进一步实施例而带有一隧道层的非易 失存储单元。 一个隧道层200被提供在该沟道107与该第一绝缘层103 之间。揭示于图3中的结构大体上相似于在图2中所揭示的，除了一 个隧道层200被附加在该沟道107与该第一绝缘层103间之外。隧道 层200的材料被特别选定以提供较第一绝缘层103为低的电子及空穴 的能垒，其中电子及空穴被轻易地注入陷获层中，从而在陷获层104
10中的电荷储存速度因此提升。由于第一绝缘层103维持在陷获层104 旁边，在陷获层104中的电子或空穴亦被保持在其中。根据本发明的 一特殊实施例，隧道层200的材料可以从氧化钛或BST(亦即钡、锶、 以及钽的化合物)选出。
在操作根据本发明和特殊实施例的非易失存储器时在擦除状态之 屮，电子被储存在陷获层104之中。在对根据本发明的非易失存储单 元进行编程之时，热空穴被注入至陷获层104之中。
快闪型存储单元100来自漏极位的操作被描述于本文中，并且在 下文中进行更详细地描述。图4A说明了针对根据本发明的漏极位进行 编程的示例性操作。为了程序化或写入本发明的非易失存储单元，一 个电压差被形成在漏极101与栅极102之间，而源极100被接地。举 例而言， 一个-5V的电压被施加至该栅极102，并且一个5V的电压被 施加至该漏极1.01。这些电压会产生一个沿着从漏极101至栅极102 的垂直和横向电场。此电场会使空穴离开漏极101，并且加速朝向源极 移动。空穴在其沿着沟道进行移动时会获得能量。当空穴获得充分能 量之时，其能够跳过氧化硅层103的能垒而进入陷获层104之中，并 且在陷获层104中被加以俘获。此状况发生的可能性在栅极邻近于漏 极101的区域中是最大的，这是因为其接近于空穴(电子)获得最多 能量的漏极101。这些加速移动的空穴(电子)被称为热空穴(电子) (hotholes)。 一旦热空穴(电子)被注入氮化物层之中，其会被俘获并 且保持被储存在其中。所俘获的空穴(电子)无法传播通过氮化物层， 因为氮化物的低传导性以及横向电场所致。因此，所俘获的电荷维持 在一个通常位于漏极附近的局部俘获区域中。再者，图4 B说明了针 对根据本发明的一源极位进行编程的示例性操作。源极位的编程大体 上相似于漏极位的编程，除了被施加至源极100和漏极101的电压是 可交换的以产生一不同效果之外。
图5A说明了读取根据本发明的非易失存储单元的源极位的示例 性操作。如果想要的是读取一个被储存在接近于源极100的陷获层中的位，则一个正电压被施加至栅极102以及漏极101，而源极100被接 地。被施加至栅极102的正电压的下限是使充分反转产生于沟道107 屮的电压，藉此，已编程状态可以被感测到。被施加至漏极101的正 iti压会降低在储存在接近于漏极101的位上的能垒及电位，从而产生 沟道电流并读取接近于源极100的位。图6A说明了在接近源极的一位 处于低状态中、而接近漏极的位处于低状态和高状态中之时，用于读 取接近源极的该位的能垒分布及电压分布。图6B说明了在接近源极的 一位处于高状态中、而接近漏极的位处于低和高状态中之时，用于读 取接近源极的该位的能垒分布及电压分布。
当装置读取陷获层104中接近于漏极的位之时，如同在图5B中所 说明的， 一个正电压被施加至栅极102和源极100，而漏极101被接地。 被施加至栅极102的正电压的下限是使充分反向产生于沟道107中的 电压，藉此，已编程状态可以被感测到。被施加至源极100的正电压 会降低在储存在接近于源极100的位上的能垒及电位，从而'产生沟道 电流。图6C说明了在接近漏极的一位处于低状态中、而接近源极的位 处于低和高状态中之时，用于读取接近漏极的该位的示例性能垒分布 及电压分布。图6D说明了在接近漏极的一位处于高状态中、而接近源 极的位处于低和高状态中之时，用于读取接近漏极的该位的示例性能 垒分布及电压分布。
图7描述了根据本发明的弗勒诺德汉(Fowler-Nordheim; FN)注入法
的示例性擦除操作，其中电子从半导体基底处被注入至陷获层之中。 根据本发明的非易失存储单元通过一个用于基底注入的栅极-至-漏极/ 源极/基底的正偏压来进行弗勒诺德汉穿隧，而使用均匀电子注入来加 以擦除。为了擦除挥发性存储单元， 一个基底注入方法是想要的。电 压被施加至源极100、漏极IOI、基底106、以及栅极102。举例而言， 一个10V的电压被施加至栅极，而一个-5V的电压则被施加至漏极101 、 基底106、以及源极100。这些电压产生了一个沿着沟道区106至栅极 102的垂直电场。这一电场会使电子离开沟道区，并接着穿过隧道向栅极运动。电子能够穿过隧道通过氧化硅层103的能垒(potential barrier) 而被注入至陷获层104之中，而电子于陷获层104中被加以俘获。穿 隧电子被注入氮化物层之中，而在氮化物层之中，电子被俘获并被保 持储存于其中。
再者，电压可以用于根据本发明的非易失存储单元的擦除操作， 其使用用于基底注入的栅极-至-漏极/源极/基底的负偏压进行。图8说 叨了根据本发明的示例性擦除操作，其中电子使用FN (弗勒诺德汉) 注入方法而从栅极处被注入至陷获层之中。电压因此被施加至源极 100、漏极101、基底106、以及栅极102。举例而言， 一个-10V的电 压被施加至栅极，而5V的电压被施加至漏极101、基底106、以及源 极100。这些电压产生了一个沿着栅极102至氮化物层104的长度的垂 直电场。这一电场会使电子离开栅极102，并接着穿隧朝向氮化物层 104。电子能够穿隧通过第二绝缘层105.的能垒而被注入至陷获层104 之中，而电子于陷获层104中被加以俘获。这些穿隧电子被注入陷获 层之中，而在陷获层之中，电子被俘获并被保持储存于其中。
图9说明了根据本发明的快闪型存储单元的示例性擦除操作，其 通过以脉冲刺激该基底而从漏极处注入热电子。存储单元经由热电子 注入而通过脉冲刺激该基底而被加以擦除，其中，栅极102被正偏压， 源极被浮接并且基底被接地，这是在一系列的双极脉冲被输入至漏极 101之时。根据本发明的这一特殊实施例，栅极的电压是5V，其中脉 冲的高压是4V，且其低压是-2V。当一负脉冲被输入至漏极101之时， 在漏极中的电子因此从漏极101处流出而流向源极100。由于将一正脉 冲施加至漏极101，介于漏极101与源极100之间的沟道被切断。当一 电荷耗尽区(charge depletion region)被形成在基底106中，并且一电场 沿着一个从漏极101至栅极102的路径被产生时，从漏极101处流出 的电子被引导至栅极102，并接着被俘获在陷获层104中，以便完成擦
除操作。
13在根据本发明的另一个实施例之中，序列脉冲(serialpulses)可以从 源极100处输入，而漏极被浮接以达成大体上相同的结果。
图10说明了根据本发明的快闪型存储单元的另一示例性擦除操 作，其通过以脉冲刺激该基底而从源极和漏极处注入热电子。根据本 发明的这一特殊实施例，栅极102被正偏压，并且基底被接地。 一系 列的双极脉冲被同步地输入至漏极101和源极100。当负脉冲被施加至 源极IOO和漏极101之时，电子会离开源极100和漏极101，并接着加 速朝向沟道107运动。当正脉冲被施加至源极100和漏极101之时， 一个电荷耗尽区被形成在基底106之中，并且一电场沿着一个从沟道 107至栅极102的路径被产生。垂直电场将电子抽离源极100和漏极 101处，用以通过第一氧化硅层103而到达陷获层104。在以电子对陷 获层进行充填一段时间的后，陷获层104充满了电子，以便擦除氮化 物层中的原始状态。
再者，脉冲可以被直接地施加至基底106,用以将电子抽离打入至 陷获层。图11说明了根据本发明的快闪型存储单元的再一示例性擦除 操作，其通过以脉冲刺激半导体基底而注入热电子。电子被抽离基底 层106，并接着流动通过第一绝缘层103而到达至陷获层104。 一个正 电压(例如是3V)被施加至栅极102，而源极100和漏极101被接地。 具有例如是2V的高状态以及例如是-4V的低状态的一系列脉冲被施加 至基底106。在一正电压被施加之时，电子会离开源极100和漏极101。 在一负电压被施加之时，离开源极100和漏极101的电子被抽离向上 至陷获层104。在以电子对陷获层进行充填一段时间的后，陷获层104 充满了电子，以便擦除氮化物层中的原始状态。
图12说明了根据本发明的非易失存储单元更进一步的示例性擦除 操作，其使用从N型阱处所发出的热电子来进行电子注入。根据本发 明的非易失存储单元通过热电子注入来加以擦除，其中一个N型阱被 提供环绕着非易失存储单元的基底。经由一个栅极-至-漏极/源极的正 偏压以及一个P型阱-至-N型阱的正偏压，电子从N型阱发出、被注
14入至P型阱中、并且被俘获于存储单元之中，其中基底106用作为根 据木发明此一特殊实施例的P型阱。 一个N型阱109被形成以包围住 甚底106。 一个P+区域108被形成在P型阱中，根据这一实施例，P+ 区域108位于但不限于位于N+漏极区域101的右侧。P+区域108被金 厲化，以用作一个将被连接至一外部部件的接点。更进一步包围住P 型阱的N型阱109包括有一个N+区域110。N+区域110位于但不限于 位于P+区域108的一侧。N+区域被金属化，以用作一个将被连接至一 外部部件的接点。 一个电压被提供在栅极102与N型阱109之间，以 便将电子抽离N型阱而到达半导体基底106，并接着流动至陷获层104。 如同在图12中所说明的相当大尺寸的这一N型阱有利地提供了相当大 量的电子，以通过使用一相当小的电压而被注入至陷获层中。
应当了解的是，在本文中以及上文中连同图12所描述的特殊电压 值仅包含用于执行根据本发明的非易失存储的擦除操作的一组可甩条 件。
图13说明了根据本发明的非易失存储单元的另一个示例性擦除操 作，其使用从N型注入器处所发出的热电子来进行电子注入。根据本 发明的非易失存储单元通过热电子注入来加以擦除，其中一个N+注入 器被提供在非易失存储单元的基底之中。经由一个栅极-至-漏极/源极 的正偏压以及一个P型阱-至-N+注入器的正偏压，电子从N+注入器发 出，并接着被注入至P型阱中，而这些电子被俘获于存储单元之中， 其中基底106用作为根据本发明这一特殊实施例的P型阱。 一个N+注 入器lll被形成在P型阱中，其用以提供电子至P型阱，并且这些电 子然后被注入至陷获层104中。 一个P+区域108被形成在P型阱中。 P+区域108被金属化，以用作一个将被连接至一外部部件的接点。根 据本发明的这一实施例，N+注入器111以及P+区域108位于但不限于 位于N+漏极区域101的右侧。 一个电压被提供在栅极102与N+注入 器111之间，以便将电子抽离N+注入器而进入P型阱，然后流动至陷 获层104。如同在图12中所说明的相当大尺寸的这一N型阱有利地提供了相当大量的电子，以通过使用一相当小的电压而被注入至陷获层 屮。
为了对根据本发明的非易失存储器进行编程，沟道被关闭。电流 将不会从漏极101流动至源极100，或者沿着相反路径而流动。因此， 木发明有利地防止了穿通效应的发生，穿通效应会造成大泄漏电流、 高能量消耗、以及低编程效率，并且在存储单元中的二位可以被成功 地识别。针对擦除操作而言，电子被储存在陷获层中，而在沟道中的 能垒被提升。在沟道中的能垒级被均匀地分布在覆盖非易失存储单元
屮的两个位(一个位1以及一个位2)的区域之中。当位1被编程之时， 在位1的一侧的能垒通过消耗被俘获的电子或热电子注入、补偿及重 新组合陷获层中的载体而被降低。当位2被编程之时，在位2的一侧 的能垒通过消耗被俘获的电子萍热电子注入、补偿及重新组合陷获层 中的载体而被降低。当位1及位2被编程之时，位1及位2 二者的能 垒被降低。由于来自栅极的电压将会切断沟道，因此将不会有电流贯 穿该沟道。电流路径仅被形成于漏极与陷获层之间，或者介于源极与 陷获层之间。当陷获层中的位1及位2是非常接近(紧邻彼此)之时， 有利的是为了识别该二位而不会有分辨率降低。
在以上实施例之中，用于对陷获层进行编程的方法是通过将空穴 注入该层之中。当空穴被注入至该陷获层之时，其具有降低在该陷获 层中的净电荷的效果。使电子离开陷获层亦达成实质上相同的结果。 因此，使电子离开陷获层以达成写入非易失存储单元的目的的方法亦 落于本发明的范畴之内。
虽然本发明一直参照较佳实施例来加以描述，将明白的是，本发 明并不受限于其详细描述内容。替换及修改已于先前描述中所暗示， 并且其它替换及修改将为本领域的技术人员所思及。特别是，根据本 发明的方法的工艺步骤，将包括具有实质上相同于本发明的方法的工 艺步骤、以达成实质上相同结果的方法。因此，所有这些替换及修改 都会落在本发明于随附权利要求及其等价物所界定的范畴之中。
1权利要求
1、一种俘获式非易失存储单元，包括一个P型半导体基底，该P型半导体基底包括有一个源极、一个与该源极分隔的漏极、以及一个被形成在该源极与该漏极之间的沟道；一个覆盖该沟道的隧道层，其中，该隧道层包括有用于电子与空穴的能垒；一个第一绝缘层，其覆盖住该隧道层，其中，该隧道层的能垒低于该第一绝缘层的能垒；一个非传导式电荷陷获层，其覆盖住该第一绝缘层；一个第二绝缘层，其覆盖住该非传导式电荷陷获层，该非传导式电荷陷获层包括有一个邻近于该漏极的第一电荷储存区和一个邻近于该源极的第二电荷储存区；及一个栅极，其覆盖住该第二绝缘层；在擦除状态时，该第一电荷存储区或第二电荷存储区接收并保持电子；在编程状态时，该第一电荷存储区或第二电荷存储区接收并保持空穴或拉出电子。
2、 根据权利要求1所述的存储单元，其中，该源极是一嵌入式 N+结区域。
3、 根据权利要求1所述的存储单元，其中，该漏极是一嵌入式 N+结区域。
4、 根据权利要求1所述的存储单元，其中，该栅极是由一导电材 料所制成的。
5、 根据权利要求1所述的存储单元，其中，该第一及第二绝缘层 是由氧化硅制成的。
6、 根据权利要求1所述的存储单元，其中，该非传导式电荷陷获 层是由氮化物制成的。
7、 根据权利要求1所述的存储单元，其中，该隧道层是从氧化钛 及钡、锶、钽化合物所构成的一群中所选出之一个制成的。
全文摘要
本发明的一较佳实施例提供了一种俘获式非易失存储单元，其包括有一个其上被形成有一N+源极与一N+漏极的P型半导体基底、一个被形成在该源极与该漏极之间的沟道。一个第一绝缘层、一个非传导式电荷陷获层、一个第二绝缘层、以及一个栅极被依序形成在该沟道之上。当非易失存储单元被擦除之时，陷获层会储存一定量的电子。
文档编号H01L21/02GK101582428SQ200910129720
公开日2009年11月18日 申请日期2003年3月28日 优先权日2002年3月29日
发明者卢道政, 叶致锴, 蔡文哲 申请人:旺宏电子股份有限公司