专利名称：生成半导体器件的布局图案的方法以及布局图案生成设备的制作方法
技术领域：
本发明涉及生成半导体器件的布局图案的技术，更具体地，涉及 布局图案生成方法、使用该生成方法的半导体器件制造方法和用于该 方法的布局图案生成设备。
背景技术：
在各种电子设备中都使用了诸如系统LSI之类的半导体器件。在 这类半导体器件中，已经开发出较精细图案的加工，并且在近年来功 能得以显著提高。此外，电子设备新模型的销售周期已缩短，由此改 进了半导体器件的功能更新周期。
半导体晶片被划分为芯片，并且加工这些半导体芯片以得到半导 体器件。基于布置在半导体器件的布局区域中并彼此连接的单元(cdl)，
确定半导体器件的功能。半导体器件的布局区域具有下层和布线层， 布线层设置在下层之上。下层包括布置的扩散层图案和栅极图案。布 线层包括多个层。例如，在最下面的布线层中，单元内布线图案被生 成以用于通过接触件连接栅极图案，以使得单元用作逻辑单元。在接 下来的布线层中，生成用于在单元之间的连接的单元间布线图案，以 实现期望的功能。布线层还可以包括另一个布线层。
当在半导体器件中对较精细图案进行加工时，根据图案密度分布， 在蚀刻之后，布线图案的宽度出现差异。由此带来的结果是，当图案
变得比所需宽度薄时，出现了如下问题当在后加工过程中执行CMP
(化学机械抛光)处理时不能确保层间绝缘膜表面的平坦性。此外， 当图案密度分布变化时，存在接触件没有满意地连接到布线图案的可 能性。出于这些原因，期望的是，在半导体芯片的布局区域内，布线屈 案密度(布线图案占有率)是恒定的。然而，即使在布局区域内布线 图案密度发生一定程度的变化时，期望的是，在局部区域内布线图案 密度是恒定的。不必说，期望的是，在半导体晶片的整个区域内，布 线图案密度是恒定的。
现今，执行用于系统LSI的布局图案生成过程，但是为了保持布 线图案密度均匀，除了填充单元(fillcell)外，还在重做单元(reworkcell) 上布置虚拟布线图案。然而，存在以下情况所生成的布局在操作方 面存在问题，使得重做单元需要被转换成逻辑单元。在这种情况下， 在布线层中设置了虚拟布线图案的状态下，重做单元通过单元内布线 图案被转换成逻辑单元，并且还通过单元间布线图案连接到另一个单 元。此时，布线图案可能与虚拟布线图案形成短路。在这种情况下， 为要被转换成逻辑单元的重做单元设置的虚拟布线图案需要被单独去 除，并且该操作的工时不少。
在日本专利申请公布(JP-P2006-108541A，第一传统示例)中公开了 布置虚拟布线图案的技术。参照图1，将描述该文件中第一传统示例的 布局图案生成方法。
参照图l，在步骤S202中，基于所期望的功能，制备诸如网络列 表(net list)和单元库之类的数据库。随后，在步骤S204中，通过参照 网络列表和单元库，宏单元和逻辑单元的单元图案自动布置在半导体 芯片区域的布局区域中，以实现期望的功能，并且重做单元和填充单 元以离散方式布置。然后，根据网络列表执行自动布线处理。随后， 在步骤S206中，执行虚拟布线(虚拟金属)图案插入处理。在该处理 中，布置用于重做单元和填充单元的虚拟布线图案。以下将描述其细 节。然后，在步骤S208中，去除单元区域中的虚拟布线图案，在该单 元区域中，重做单元需要被转换成逻辑单元。随后，在步骤S210中，通过单元内布线图案和单元间布线图案，重做单元被转换成逻辑单元， 以增加期望的逻辑功能。
接着，将参照图2描述虚拟布线图案布置处理的细节。
在步骤S102中，执行在重做单元和填充单元上生成虚拟布线图案 的处理。随后，在步骤S104中，计算布置有逻辑单元的区域中的布线 图案占有率(密度分布)。在步骤S106中，基于布线图案占有率，通 过以小区域为单元对整个单元区域求平均，计算出布线图案占有率的 分布。随后，在步骤S108中，计算出布置有宏单元的宏区域中的布线 图案占有率。接着，在步骤S110中，设定其中应该生成虛拟布线图案 的区域。在该区域中，布置重做单元和填充单元。随后，在步骤S112 中，去除宏单元周围的虚拟布线图案。然后，在步骤S114中，计算出 宏单元周围的布线图案占有率。在步骤S116中，基于布线图案占有率 的计算结果，设定单元或区域内的布线图案的目标占有率。在步骤SU8 中，确定虚拟布线图案。在步骤S120中，确定目标占有率是否满足所 确定的虚拟布线图案。当确定了目标占有率不满足时，再次执行步骤 S118。当确定了目标占有率满足时，执行步骤S122。在步骤S122中， 在重做单元和填充单元上生成确定的虚拟布线图案。
结合以上描述，日本专利No.2，897,737 (第二传统示例)公开了半 导体集成电路的逻辑合成设备。然而，在第二传统示例中，在布局设 计没有被作为目标的同时，处于逻辑电平的电路连接数据被作为目标。
因此，如可以理解的，期望的是，可以有效删除被布置用于重做 单元的虛拟布线图案。然而，在这种情况下，在当前使用的布局图案 生成系统中，当数据形式改变时，需要重新构造整个系统。
发明内容
因此，期望的是，在保持系统基本功能的同时，在布局图案生成设备中容易地生成和编辑布局图案。
在本发明的一个方面，布局图案生成方法通过如下步骤实现在已经被布置在半导体芯片区域中的重做单元和填充单元之中，指定用于编辑的特定重做单元，并且在所述特定重做单元的布线层中，生成预定形状的特定图案；在所述重做单元之中除了所述特定重做单元之
外的非特定重做单元和所述填充单元的布线层的至少一部分中，布置
虚拟布线图案；从所述特定重做单元的布线层中删除所述特定图案；以及通过将所述特定重做单元布置为逻辑单元，将布线图案布置在所述特定重做单元的布线层中。
在本发明的另一个方面， 一种制造半导体器件的方法通过如下步骤实现基于如上所述的布局图案生成方法生成布局图案；基于所述布局图案产生掩模；以及通过使用掩模制造半导体器件。
在本发明的又一个方面，提供了一种计算机可读记录介质，在该计算机可读记录介质中，存储计算机可执行程序代码，以获得如上所述的布局图案生成方法。
在本发明的再一方面， 一种布局图案生成设备包括网络列表，所述网络列表被构造用于将连接数据存储在半导体器件中；单元库，在所述单元库中存储包括重做单元和填充单元的单元的图案数据；显示装置；以及布局图案生成和编辑部，所述布局图案生成和编辑部被构造用于基于所述连接数据，将包括所述重做单元和所述填充单元的所述单元的图案数据布置在半导体芯片区域中，以显示在所述显示装置上，用于计算所述半导体芯片区域中的布线占有率的分布和所述布线占有率的平均值，并且用于基于所述布线占有率的所述分布和所述平均值生成之前的布局图案，在所述之前的布局图案中，虚拟布线图案布置在布线层中。所述布局图案生成和编辑部在所布置的重做单元的一部分用作逻辑单元时，通过以下各步生成新的布局图案删除所述虚拟布线图案；在所布置的重做单元中指定特定重做单元；在所述 特定重做单元的所述布线层中生成预定形状的特定图案；在所述重做 单元之中除了所述特定重做单元之外的非特定重做单元和所述填充单 元的所述布线层的至少一部分中，布置新的虚拟布线图案；从所述特 定重做单元的布线层中删除所述特定图案；布置所述特定重做单元作 为逻辑单元；以及将布线图案布置在所述特定重做单元的布线层中。
根据本发明，在对传统布局图案生成设备的功能进行最大利用时， 可以解决由于虚拟布线图案形成短路的问题。
此外，在这里的布线图案占有率在单元中或比单元窄的区域中保 持恒定的同时，可以以少的工时将重做单元变成逻辑单元。
从下面结合附图对某些实施例的描述中，本发明的以上和其它目 的、优点和特征将更清楚，在附图中
图1是示出传统布局设计工序的流程图2是示出图l的工序中虚拟布线图案布置处理的细节的流程图； 图3是示出根据本发明的布局图案生成设备的构造的框图； 图4是示出使用根据本发明的布局图案生成方法的半导体器件制 造方法的流程图5是示出根据本发明的布局图案生成处理的流程图6是示出图5的工序中虚拟布线图案布置处理的细节的流程图7A是示出重做单元(反相器)的单元图案的图示；
图7B是示出当重做单元(反相器)被转换成逻辑单元时的单元图 案的图示；
图8是示出具体布线图案生成处理的图案图示；以及
图9是示出使用具体布线图案的布局图案生成方法的图案图示。
具体实施例方式
10下文中，将参照附图描述根据本发明的布局图案生成设备。 [第一实施例]
图3是示出根据本发明的布局图案生成设备的构造的框图。参照 图3，布局图案生成设备包括CPU 2、输入装置4、显示装置6、存储 装置8、网络列表IO和单元库12。在存储装置8内存储的是注册表 32、布局数据表34和计算机程序20。该程序20是从存储介质(未示 出)加载到存储装置8中并且由CPU2来执行的。通过CPU2执行程 序20，布局生成部22、布局编辑部24和计算部26的功能得以实现。
输入装置4用于通过键盘或鼠标输入数据或指令。显示装置6是 例如液晶显示器，并且可以是打印机等。显示装置6显示所生成或编 辑的布局图案。网络列表IO存储半导体芯片区域内布置的单元的布线。 在单元库12中存储了各种单元。关于各种单元，例如，己知的是宏 单元，该宏单元用于诸如CPU、 DRAM存储器和闪存存储器之类电路 块的图案；逻辑单元，该逻辑单元用于逻辑电路的图案；重做单元， 该重做单元通常不被使用但是可以在编辑过程中被转换成逻辑单元； 填充(虚拟)单元，该填充单元用于填充空的空间；以及输入/输出单 元，该输入/输出单元用于输入/输出数据或命令。应该注意的是，根据 电源电压或电流容量(currentcapacitance)，即使相同种类的逻辑单元 也彼此不同。因此，根据逻辑功能、电源电压、电流容量、单元尺寸、 单元形状等，在单元库中存储各种单元。
布局图案具有布置在平面图中的各种单元，然而，布局图案具有 下层和设置在下层之上的布线层的分层结构。因此，单元中的每个具 有下层和布线层。布线层具有多个层。
下层包括扩散层图案层、电源图案层和栅极图案层。例如，在图 7A中，用于反相器的重做单元具有作为扩散层图案的P型扩散层图案 102和N型扩散层图案106，以及在扩散层图案102和106之上的栅极图案104。关于电源图案，电源电压(VDD)图案和地电压(GND)图案布 置在单元的顶部和底部。
图7B示出了当图7A中所示的重做单元被转换成逻辑单元(反相 器单元)时增加的单元内布线图案和接触件。生成从电源电压图案延 伸到P型扩散层图案102的电压布线图案122作为单元内布线图案。 另外，生成从地电压图案延伸到N型扩散层图案106的地布线图案124 作为单元内布线图案。另外，生成布线图案IN和布线图案OUT作为 单元内布线图案，布线图案IN接收目的地为反相器的输入信号，并且 布线图案OUT输出反相器的输出信号。如上所述，用于使重做单元用 作逻辑单元的布线图案通常设置于布线层中的最下层。
用于针对不同单元对所生成的逻辑单元进行布线的布线图案通常 被设置为单元间布线图案用于最下层之上的层。
当重做单元没有用作逻辑单元时，虚拟布线图案108被设置用于 布线层。基于布线占有率，指定图7A中所示的虚拟布线图案。在本实 施例中，布线层可以包括多个层，在这多个层中的所有层上布置有虚 拟布线图案108。然而，虚拟布线图案108可以被设置用于这多个层中 的一层，例如单元内布线层或单元间布线层。
接着，将参照图5描述由根据本发明的布局图案生成设备进行的 布局图案生成处理。
在步骤S2中，CPU2将来自存储介质(未示出)的程序20加载 到存储装置8中，然后执行该程序20。因此，布局生成部22、布局编 辑部24和计算部26得以实现。
在步骤S4中，响应于通过输入装置4的来自用户的指令，布局生 成部22基于网络列表10来参考单元库12，以读取宏单元和逻辑单元
12的图案，并且将它们布置在半导体芯片区域的生成区域内。网络列表
10存储单元间布线状态，并且同时存储用于指定单元中的每个单元的
数据。基于该数据，即使包括相同的功能，基于所需电流容量、驱动 能力、单元尺寸、单元形状等而被指定的单元也得以布置。结果，在 生成区域中，布置将会需要用来实现所期望功能的单元。至于单元布 置，基于传统已知技术布置单元。例如，首先布置大尺寸的宏单元， 然后将诸如逻辑单元之类的单元布置在宏单元周围。
布局生成部22将布置的单元中的每个单元的坐标位置、每个单元 的尺寸等与指定该单元的数据相关联地注册在布局数据表34中。这里 注册的每个单元的数据格式与传统布局图案生成设备的数据格式相 同。
随后，在步骤S4中，布局生成部22参考网络列表10，以自动生 成单元间布线图案并且执行布线以实现整个半导体器件的功能。布局
生成部22将此时生成的单元间布线图案的坐标位置、尺寸等与指定布 线层(其中布置有该布线图案)的数据一起注册到布局数据表34中。 以此方式，整个半导体器件的功能得以实现。
此外，在步骤S4中，重做单元布置在生成区域内的当前空的部分 中，并且填充单元布置在剩余的区域中。这里，通过如传统实践的预 定算法，布局生成部22确定应该将重做单元和填充单元布置在哪。这 里，可以使用用于反相器的重做单元作为重做单元，或者可以使用用 于AND门电路的重做单元作为重做单元。基于被视为可能变为必需的 逻辑单元，选择重做单元。
布局生成部22将所布置的重做单元和填充单元中每个单元的坐标 位置、尺寸等注册在布局数据表34中。
随后，在步骤S6中，布局生成部22在布线层中生成虚拟布线图案，并且将其注册在布局数据表34中。随后将详细描述该步骤。
接着，在步骤S10中，通过单元内布线图案和单元间布线图案， 重做单元被转换成逻辑单元，并且还被添加到所期望的逻辑功能。这 里生成的单元内布线图案和单元间布线图案被注册到布局数据表34 中。
接下来，以下将参照图6描述布置虚拟布线图案的步骤S6的细节。
在步骤S12中，执行生成用于所布置的重做单元和填充单元的临 时虚拟布线图案的处理。随后，在步骤S14中，布局生成部22控制计 算部26，以计算包括至少一个逻辑单元的每个区域中的虚拟布线(金 属布线)图案的占有率。在步骤S16中，当以此方式计算半导体芯片 的整个布局区域中的占有率时，布局生成部22控制计算部26，以检测 在步骤S14中在区域中虚拟布线图案的占有率分布以及占有率的平均 值。随后，在步骤S18中，布局生成部22控制计算部26，以计算布置 有宏单元的区域中虚拟布线图案的占有率。
因此，在步骤S20中，基于步骤S16中得到的虚拟布线图案的占 有率的分布以及步骤S18中得到的宏单元中虚拟布线图案的占有率和 其坐标位置，布局生成部22确定并设定应该布置有虚拟布线图案的区 域。在该区域中，已经布置了重做单元和填充单元。随后，在步骤S22 中，去除或删除宏单元周围的虚拟布线图案，然后，在步骤S24中， 计算出宏单元周围的布线图案的占有率。在步骤S26中，基于该计算 的结果，设定单元或区域内布线图案的目标占有率。此后，去除或删 除在步骤S12中临时设定的虚拟布线图案。
接着，在步骤S28中，布局编辑部24参考布局数据表34来搜索 所有的重做单元，并且将具有特定图案形状的特定布线图案布置在单 元中。在该示例中，在所有的重做单元中都包括特定布线图案，然而，特定布线图案也可以只布置在特定重做单元中。在这种情况下，在显
示装置6上显示的布局上，特定布线图案只布置在由输入装置4指定
的重做单元中。之前，根据重做单元的类型确定特定布线图案。例如，
在反相器的重做单元和AND门的重做单元之间，特定布线图案的形状 不同。此时，特定布线图案可以占有重做单元的局部区域或者占有重 做单元的整个区域。图8示出了特定布线图案设定在用于反相器的重 做单元整个区域中的示例。只要特定布线图案覆盖生成虚拟布线图案 的区域，该特定布线图案就是满意的，但是考虑到对该数据管理的容 易性，期望的是重做单元整个区域的图案。
布局编辑部24将特定布线图案与指定重做单元的数据、其坐标数 据和指示其形状的数据等一起注册在布局数据表34和注册表32中。
这里，特定布线图案被注册用于布线层中的所有层，但是特定布线图 案可以被注册用于其一部分。
接着，在步骤S30中，通过参照单元库12，布局编辑部24确定 虚拟布线图案。在步骤S32中，确定是否以确定的虚拟布线图案实现 了所设定的目标占有率。当确定没有实现目标占有率时，再次执行步 骤S30，并且布局编辑部24通过参照单元库12选择下一个虚拟布线图 案。当确定实现了目标占有率时，执行步骤S34。以此方式，在所有的 填充单元和重做单元上生成虚拟布线图案。此时，布局编辑部24将虚 拟布线图案与填充单元或重做单元相关联地注册在布局数据表34中。 此外，布局编辑部24可以注册用于布线层中所有层或部分层的虚拟布 线图案。当对部分层进行注册时，对应于注册了特定布线图案的层来 进行。
在步骤S36中，布局编辑部24参考注册表32，以从布局数据表 中集体地删除注册表中注册的特定布线图案的数据。结果，从已经生 成有虚拟布线图案的布线层中删除虚拟布线图案。因此，即使此后执 行重做单元布线处理，该互连和虚拟布线图案也不形成短路。此外，与注册在注册表32中的特定布线图案对应的重做单元返回到其被布置 的状态，即图7A中所示的状态(注意的是，不存在虚拟布线图案108)。 这里应该注意的是，注册在布局数据表34中的数据的数据格式没有发 生改变。该数据格式与传统的数据格式相同。另外，单元库12的数据 也与传统的数据相同。因此，在对布局图案生成设备的功能进行最大 利用的同时，可以增加新功能。
然后，执行步骤SIO，并且如图7B中所示，布局编辑部24生成 作为单元内布线图案的从电源电压图案延伸到p型扩散层图案102的 电压布线图案122、从地电压图案延伸到N型扩散层图案106的地布 线图案124;接收目的地为反相器的输入信号的图案IN;输出反相器 的输出信号的图案OUT。然后，布局编辑部24将单元内布线图案注册 在布局数据表34中。如上所述，用于使重做单元用作逻辑单元的布线 图案通常设置于布线层中的最下层。此外，如图9中所示，布局编辑 部24在较高的布线层生成单元间布线图案132和134，并且将其注册 在布周数据表34中。
以此方式，可以有效生成半导体器件的布局图案。在这种情况下， 在没有使传统布局图案生成设备增加诸如数据格式改变之类的特定改 变的情况下，重做单元可以容易地变为逻辑单元，并且此外，没有生 成短路。
应该注意的是，如果网络列表IO根据用于指定以上重做单元的用 户指令通过输入装置4而发生改变时，布局编辑部24可以自动地执行 重做单元的单元内布线和单元间布线。
接着，将参照图4描述制造根据本发明的半导体器件的方法。
在步骤S52中，如上所述，使用根据本发明的布局生成设备生成 布局图案数据。随后，在步骤S54中，通过使用所生成的布局图案数
16据构造各种掩模。最后，在步骤S56中，通过使用这些掩模，在诸如 硅晶片的衬底上制造半导体器件。
虽然以上已经结合本发明的一些实施例描述了本发明，但是本领 域的技术人员将清楚的是，提供这些实施例只是为了示出本发明，而 不应该依赖这些实施例以限制性含义理解所附权利要求。
权利要求
1.一种布局图案生成方法，包括在已经被布置在半导体芯片区域中的重做单元和填充单元之中，指定用于编辑的特定重做单元；在所述特定重做单元的布线层中生成预定形状的特定图案；在所述重做单元之中除了所述特定重做单元之外的非特定重做单元和所述填充单元的所述布线层的至少一部分中，布置虚拟布线图案；从所述特定重做单元的所述布线层中删除所述特定图案；以及通过将所述特定重做单元布线为逻辑单元，将布线图案布置在所述特定重做单元的所述布线层中。
2. 根据权利要求l所述的布局图案生成方法，还包括-在显示装置上显示所述半导体芯片区域中布置的单元的布局， 其中，所述生成特定图案包括通过在所述显示装置的屏幕上指示所述用于编辑的特定重做单 元，指定所述特定重做单元。
3. 根据权利要求l所述的布局图案生成方法，其中，所述预定形 状的所述特定图案是完全覆盖所述特定重做单元的图案。
4. 根据权利要求1至3中的任一项所述的布局图案生成方法，还 包括计算所述半导体芯片区域中的布线占有率的分布；以及 计算所述半导体芯片区域中的所述布线占有率的平均值， 其中，所述布置虚拟布线图案包括基于所述布线占有率和所述平均值，在所述半导体芯片区域 中设定布置区域；以及将所述虚拟布线图案布置在所设定的布置区域中。
5. 根据权利要求l所述的布局图案生成方法，还包括 在显示装置上显示在所述半导体芯片区域中布置的单元的布局， 其中，所述生成特定图案包括通过在所述显示装置的屏幕上指示多个所述用于编辑的特定 重做单元的每一个，指定多个所述特定重做单元；以及将所述多个特定重做单元的每一个的识别数据注册在临时注 册表中，所述识别数据不作为属性数据。
6. 根据权利要求5所述的布局图案生成方法，其中，所述删除包括通过参考所述注册表，基于所述识别数据从所述多个特定重做单 元中集体地删除所述特定图案。
7. —种制造半导体器件的方法，包括 生成布局图案；基于所述布局图案产生掩模；以及通过使用所述掩模来制造半导体器件，其中，所述生成布局图案包括在已经被布置在半导体芯片区域中的重做单元和填充单元之 中，指定用于编辑的特定重做单元；在所述特定重做单元的布线层中生成预定形状的特定图案；在所述重做单元之中除了所述特定重做单元之外的非特定重做单 元和所述填充单元的所述布线层的至少一部分中，布置虚拟布线图案；从所述特定重做单元的所述布线层中删除所述特定图案；以及通过将所述特定重做单元布线为逻辑单元，将布线图案布置在所 述特定重做单元的所述布线层中。
8. —种布局图案生成设备，包括网络列表，所述网络列表被构造用于将连接数据存储在半导体器件中；单元库，在所述单元库中存储包括重做单元和填充单元的单元的图案数据；显示装置；以及布局图案生成和编辑部，所述布局图案生成和编辑部被构造用于 基于所述连接数据，将包括所述重做单元和所述填充单元的所述单元 的图案数据布置在半导体芯片区域中，以显示在所述显示装置上；计 算所述半导体芯片区域中的布线占有率的分布和所述布线占有率的平 均值；以及基于所述布线占有率的分布和所述平均值生成之前的布局 图案，在所述之前的布局图案中，虚拟布线图案被布置在布线层中，其中，所述布局图案生成和编辑部在所布置的重做单元的一部分 用作逻辑单元时，通过以下各步生成新的布局图案删除所述虚拟布 线图案；在所布置的重做单元之中指定特定重做单元；在所述特定重 做单元的布线层中生成预定形状的特定图案；在所述重做单元之中除 了所述特定重做单元之外的非特定重做单元和所述填充单元的所述布 线层的至少一部分中，布置新的虚拟布线图案；从所述特定重做单元 的布线层中删除所述特定图案；将所述特定重做单元布置为逻辑单元； 以及将布线图案布置在所述特定重做单元的所述布线层中。
9. 根据权利要求8所述的布局图案生成设备，其中，所述布局图 案生成和编辑部指定在所述显示装置的屏幕上指示的重做单元作为所 述特定重做单元。
10. 根据权利要求8所述的布局图案生成设备，其中，所述预定 形状的特定图案是完全覆盖所述选择的重做单元的图案。
11. 根据权利要求8至10中的任一项所述的布局图案生成设备， 其中，所述布局屈案生成和编辑部基于所述布线占有率和所述平均值 在所述半导体芯片区域中设定布置区域，并且将所述虚拟布线图案布 置在所设定的布置区域中。
12. 根据权利要求8所述的布局图案生成设备，其中，所述布局 图案生成和编辑部指定在所述显示装置上指示的多个重做单元作为多 个特定重做单元，并且将所述多个特定重做单元的识别数据注册在临 时注册表上，所述识别数据与所述特定重做单元的属性不相关。
13. 根据权利要求12所述的布局图案生成设备，其中，所述布局 图案生成和编辑部基于所述识别数据从所述多个特定重做单元中集体 地删除所述特定图案。
全文摘要
本发明涉及生成半导体器件的布局图案的方法以及布局图案生成设备。在布局图案生成方法中，在已经被布置在半导体芯片区域中的重做单元和填充单元之中，指定用于编辑的特定重做单元，并且在所述特定重做单元的布线层中，生成预定形状的特定图案。在所述重做单元之中除了所述特定重做单元之外的非特定重做单元和所述填充单元的布线层的至少一部分中，布置虚拟布线图案。从所述特定重做单元的布线层中删除所述特定图案。通过将所述特定重做单元布线为逻辑单元，将布线图案布置在所述特定重做单元的布线层中。
文档编号H01L21/768GK101667554SQ20091017311
公开日2010年3月10日 申请日期2009年9月7日 优先权日2008年9月5日
发明者井上伦之 申请人:恩益禧电子股份有限公司