主动元件阵列母基板及其制作方法

专利名称：主动元件阵列母基板及其制作方法
技术领域：
本发明涉及一种母基板及其制作方法，且特别是有关于一种可有效减少静电放电 (Electro-Static Discharge, ESD)效应发生的主动元件阵列母基板及其制作方法。
背景技术：
—般来说，液晶显示面板主要是由主动元件阵列基板、液晶层以及彩色滤光基板 所构成。在阵列制程(array process)中通常会先在母基板上同时进行多个主动元件阵列 的制作，并适时地在阵列制程中直接在母基板上同时制作一电连接于多个主动元件阵列的 测试垫结构，其中测试垫结构例如是通过一连接线路与多个主动元件阵列电性连接。
完成上述的阵列制程后，会使用探针接触测试垫结构，并对测试垫结构输入测试 信号，以进行主动元件阵列的测试制程(test process)，借以检测主动元件阵列中的主动 元件是否能正常地运作。在完成测试制程后，会切割母基板以形成多个主动元件阵列基板。
然而，在上述的阵列制程中，常因测试垫结构的电极接垫面积过大，而容易在各制 造工艺步骤中，例如反应性离子刻蚀法(Reactive Ion Etching, RIE)的离子环境过程中， 累积大量的电荷于电极接垫上，如此一来，过量的电荷将因静电放电效应(ESD Effect)被 导入主动元件阵列中，而使得主动元件阵列内的线路或元件受损。

发明内容
有鉴于此，本发明提供一种主动元件阵列母基板，其可在不影响电性测试准确性 的前提下有效地减少静电放电的发生，进而提高制造工艺成品率。 本发明另提供一种主动元件阵列母基板的制作方法，其可制作出上述的主动元件 阵列母基板。 本发明提出一种主动元件阵列母基板，其包括一基板、多个主动元件阵列、一连接 线路以及一测试垫结构。基板具有多个预定区域以及一外围区域。主动元件阵列分别配置 于预定区域内。连接线路配置于基板上。测试垫结构配置于外围区域并且经连接线路电连 接到主动元件阵列。测试垫结构包括多个相互分离的第一金属图案、一第一介电层、至少一 第二金属图案、一第二介电层以及一桥接图案。第一金属图案中的一个第一主金属图案与 连接线路相连。第一介电层覆盖第一金属图案并且具有多个第一接触窗，其中第一接触窗 分别暴露出每一第一金属图案的一部分。第二金属图案配置于第一介电层上并且暴露出第 一接触窗。第二介电层全面覆盖基板，并配置于至少一第二金属图案上。第二介电层具有 多个第二接触窗，其中第二接触窗分别暴露出至少一第二金属图案的一部分以及第一接触 窗。桥接图案配置于第二介电层上，并且经第二接触窗以及第一接触窗向下连接到至少一 第二金属图案以及第一金属图案。 在本发明的一实施例中，至少一第二金属图案的数量为多个并互相分离，而部分 的第二接触窗分别暴露出每一第二金属图案的一部分。 在本发明的一实施例中，第一金属图案与主动元件阵列中的多个栅极属于同一膜
4层。 在本发明的一实施例中，第二金属图案与主动元件阵列中的多个源极与漏极属于同一膜层。 在本发明的一实施例中，桥接图案与主动元件阵列中的多个像素电极属于同一膜层。 本发明另提出一种主动元件阵列母基板的制作方法，其包括下列步骤。首先，提供
一基板，其中基板上具有多个预定区域以及一外围区域。接着，形成一第一金属层于基板
上，其中第一金属层包括位于每一预定区域内的一栅极、位于外围区域内的一连接线路以
及位于外围区域内的多个相互分离的第一金属图案。然后，形成一第一介电层以覆盖第一
金属层，其中第一介电层具有多个第一接触窗，分别暴露出每一第一金属图案的一部分。接
着，形成一半导体层于第一介电层上，其中半导体层包括位于每一栅极上方的一半导体图
案。而后，形成一第二金属层于半导体层上，其中第二金属层包括位于每一预定区域内且坐
落于半导体图案两侧的一源极与一漏极以及位于外围区域内的第一金属图案上方的至少
一第二金属图案，且至少一第二金属图案暴露出第一接触窗。接着，形成一第二介电层以全
面覆盖基板，其中第二介电层具有多个第二接触窗以及多个第三接触窗。第二接触窗分别
暴露出至少一第二金属图案的一部分以及第一接触窗，而第三接触窗分别暴露出源极与漏
极的一部分。再来，形成一透明导电层于第二介电层，其中透明导电层包括一桥接图案以及
多个像素电极。桥接图案经第二接触窗以及第一接触窗向下连接到至少一第二金属图案以
及第一金属图案，而像素电极分别经第三接触窗向下连接到所对应的源极与漏极。 在本发明的一实施例中，第二金属层包括多个相互分离的第二金属图案，而部分
的第二接触窗分别暴露出每一第二金属图案的一部分。 在本发明的一实施例中，至少一第二金属图案具有一锯齿状的边缘。 本发明再提出一种主动元件阵列母基板，其包括一基板、多个主动元件阵列、一连
接线路以及一测试垫结构。基板具有多个预定区域以及一外围区域。主动元件阵列分别配
置于预定区域内。连接线路配置于基板上。测试垫结构配置于外围区域并且经连接线路电
连接到主动元件阵列。测试垫结构包括多个相互分离的第一金属图案，其中第一金属图案
为电性连接。 综上所述，本发明通过将测试垫结构采用多个互相分离的第一金属图案的设计，以减少于后续的工艺环境中累积于其上的静电荷，而可避免过量的静电荷将因静电放电效应被导入主动元件阵列中，造成主动元件阵列内的线路或元件受损。另外，测试垫结构的制作可整合于主动元件阵列的制程中，因而不会增加工艺上的负担。换言之，本发明的制作方法可在不改变原制造工艺步骤且不影响电性测试准确度的前提下，制作出具备上述优点的主动元件阵列母基板，从而提高工艺成品率。 为让本发明的上述特征和优点能更明显易懂，下文特举多个实施例，并配合所附附图，作详细说明如下。


为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下
图1A为本发明一实施例的主动元件阵列基板的俯视示意图； 图IB为图1A的区域AA'所绘示的感测垫结构的局部示意图； 图1C为沿图IB的剖面线BB'所绘示的局部剖示图； 图ID为图1A的区域CC'所绘示的主动元件阵列的局部剖示图； 图IE为本发明的区域AA'所绘示的另一种感测垫结构的局部示意图； 图2A是一种公知的第一金属图案的俯视示意图； 图2B是本发明一实施例的第一金属图案的俯视示意图； 图3A 图3G为本发明一实施例的主动元件阵列母基板的制作流程示意图。 其中，附图标记 100 :主动元件阵列母基板 110 :基板 112:预定区域 114:外围区域 120 :主动元件阵列 122 :栅极 123 :半导体图案 124 :源极 126 :漏极 128:像素电极 130 :连接线路 140 :测试垫结构 141:第一金属图案 141a:第一主金属图案 143:第一介电层 143a :第一接触窗 145:第二金属图案 145a :边缘 147:第二介电层 147a :第二接触窗147b :第三接触窗149桥接图案220第一金属层230半导体层240第二金属层250透明导电层BB'剖面线
具体实施例方式
—般来说，由于测试垫结构的电极接垫面积过大，因此常造成在进行光刻刻蚀
6的过程中累积大量的静电荷于电极接垫上。然而，过量的静电荷将因静电放电效应(ESDEffect)被导入主动元件阵列中，而使得主动元件阵列内的线路或元件受损。有鉴于此，本发明提出一种主动元件阵列母基板，其测试垫结构具有多个互相分离且电性连接的第一金属图案(即上述的电极接垫)，借以有效地縮小原电极接垫的面积，从而减少静电荷累积，防止静电放电效应。以下将详述本发明的主动元件阵列母基板的结构及其实施方式。
图1A为本发明一实施例的主动元件阵列基板的俯视示意图，图IB为图1A的区域AA'所绘示的感测垫结构的局部示意图，图1C为沿图IB的剖面线BB'所绘示的局部剖示图，而图1D为图1A的区域CC'所绘示的主动元件阵列的局部剖示图。为了方便说明，图IB仅绘示感测垫结构的第一金属图案与第二金属图案。请同时参考图1A 图ID，本实施例的主动元件阵列母基板100包括一基板110、多个主动元件阵列120、一连接线路130以及一测试垫结构140。基板110具有多个预定区域112以及一外围区域114，如图1A所示。在本实施例中，基板110可以采用透明基板，如玻璃基板。 主动元件阵列120分别配置于预定区域112内，而连接线路130配置于基板110上，如图1A所示。在本实施例中，在每一主动元件阵列120中具有多个主动元件，其至少包含有一栅极122、一半导体图案123、一源极124以及一漏极126，漏极126与一像素电极128连接，如图1D所示。在此需要说明的是，图1D是以底栅极薄膜晶体管(bottom gate TFTs)作为主动元件的实施范例，但本发明并不仅限于此。在其他实施例中，主动元件也可以是采用顶栅极薄膜晶体管(top gate TFTs)的设计。 测试垫结构140配置于外围区域114内并且经上述的连接线路130电连接到主动元件阵列120，如图1A所示。此外，测试垫结构140包括多个相互分离的第一金属图案141、一第一介电层143、至少一第二金属图案145、一第二介电层147以及一桥接图案149，如图1B与图1C所示。在本实施例中，第一金属图案141中的一个第一主金属图案141a会与连接线路130相连并电性连接至主动元件阵列120中的多个栅极122。在制程实务上，第一金属图案141与上述主动元件阵列120中的多个栅极122可以是属于同一膜层，意即可于一道制造流程中同时制作出位于外围区域114中的第一金属图案141以及位于预定区域112中的栅极122。 在测试垫结构140中，第一介电层143覆盖第一金属图案141，并具有多个第一接触窗143a，其中第一接触窗143a分别暴露出每一第一金属图案141的一部分，如图1C所示。于一实施例中，当上述的主动元件阵列120是采用底栅极薄膜晶体管的设计时，第一介电层143可以是与主动元件阵列120中的一栅绝缘层(未标示)属于同一膜层，其中栅绝缘层例如是覆盖于栅极上。换言之，可于一道制造流程中同时制作位于外围区域114中的第一介电层143以及位于预定区域112中的栅绝缘层。 此外，第二金属图案145配置于第一介电层143上，并暴露出第一接触窗143a，如图1B与图1C所示。在本实施例中，第二金属图案145可与主动元件阵列120中的多个源极124与漏极126属于同一膜层。意即是在制程实务上，可使用一道制造流程同时制作出位于外围区域114中的第二金属图案145以及位于预定区域112中的多个源极124与漏极126。 在另一实施例中，上述的第二金属图案145的数量也可以设计为多个，且这些第二金属图案145为互相分离，如图1E所绘示。其中，上述部分的第二接触窗147a可分别暴露出每一第二金属图案145的一部分。需要说明的是，图IB与图1E所绘示的第二金属图案145至少其一具有一锯齿状的边缘145a，如图IB与图IE所示。其中此锯齿状的边缘145a有助于增加电流流经的路径以及感测垫结构的接触面积，而具有较佳的电性表现。
请继续参考图1C，第二介电层147全面覆盖基板110，并配置于至少一第二金属图案145上。在本实施例中，第二介电层147具有多个第二接触窗147a，其中第二接触窗147a分别暴露出至少一第二金属图案145的一部分以及第一接触窗143a。同样地，于一实施例中，当上述的主动元件阵列120是采用底栅极薄膜晶体管的设计时，第二介电层147可以是与覆盖于源极124与漏极126上的介电层(未标示)属于同一膜层。换言之，可使用一道制造流程同时制作位于外围区域114中的第二介电层147以及位于预定区域112中的介电层，其中覆盖源极124与漏极126上。 另外，桥接图案149配置于第二介电层147上，并且经第二接触窗147a以及第一接触窗143a向下连接到至少一第二金属图案145以及第一金属图案141，如图1C所示。详细而言，在进行测试制程时，通常会使用探针之类的仪器接触测试垫结构140并输入一特定的电压信号，此时，第一金属图案141与第二金属图案145可通过桥接图案149而进行导通，并经连接线路130而传递至各主动元件阵列120中，借以检测主动元件阵列120中的主动元件(如上述的薄膜晶体管结构)是否能正常地运作，其中，此电压信号主要是通过第一主金属图案141a与连接线路130相连而传递至连接线路130。另外，在制程实务上，桥接图案149与上述主动元件阵列120中的像素电极128可以是属于同一膜层，意即可使用一道制程同时制作出位于外围区域114中的桥接图案149以及位于预定区域112中的像素电极128。 承上述结构，本实施例的第一金属图案141是采用互相分离的设计，且第一金属图案141中的第一主金属图案141a会与连接线路130相连而电性连接至主动元件阵列120中的多个栅极122。相较于公知采用未分离的第一金属图案设计，本实施例可有效降低于后续形成其他膜层(例如第一介电层143、至少一第二金属图案145、一第二介电层147或一桥接图案149)的工艺环境中累积过量的静电荷于第一主金属图案141a上，借以避免过量的静电荷将因静电放电效应被导入主动元件阵列120中，造成主动元件阵列120内的线路或元件受损。 以下将以图2A、图2B以及表一来进一步说明当第一金属图案141是采用互相分离的设计时，其可实现的功效，其中图2A是采用公知的第一金属图案的设计俯视图，而图2B是采用本发明一实施例的第一金属图案的设计俯视图。 请先参考图2A，上述的感测垫结构140的第一金属图案141若采用长为10000 y m与宽为3500 ii m的设计时，且图2A的感测垫结构140并未采用互相分离的设计，如此一来，第一金属图案141在后续的工艺环境中(如离子环境下)时，其产生静电放电比率(ESDratio)约为0. 88%，如下表一所示。
8<table>table see original document page 9</column></row><table> 表一 然而，若采用本发明实施例所涉及的方案，例如是将感测垫结构140的第一金属 图案141设计成如图2B所示的图案，其中第一金属图案141中的第一主金属图案141a与其 他的第一金属图案141互相分离，第一主金属图案141a位于两个第一金属图案141之间， 且第一主金属图案141a的长度与宽度分别约为600 ii m与3500 ii m。此时，若采用如图2B 所示的结构，则其所产生的静电放电比率则约为O. 025%，如上表一所示，从而大大降低了 静电放电比率。换言之，本实施例的主动元件阵列母基板100可通过将感测垫结构140的 第一金属图案141设计为互相分离的结构，以有效地降低静电放电效应的发生，从而提高 工艺的可靠度。 需要说明的是，为了确保互相分离的第一金属图案141和第二金属图案145可经 桥接图案149进行导通，此时需考虑桥接图案149可承受的耐电流，借以决定可第一主金属 图案141a的面积大小。换言之，上述的第一主金属图案141a的面积与所有第一金属图案 141面积总和的比值须考虑桥接图案149的耐电流而定。 另外，本发明实施例亦提出一种制作出上述主动元件阵列母基板100的方法，其 详细说明如下的描述。 图3A 图3G为本发明一实施例的主动元件阵列母基板的制作流程示意图，其中 为了方便说明，图3A 图3G仅绘示出图1的区域AA'与区域CC'的剖示流程图，而忽略了 其他区域可能同时形成的膜层。 请先同时参考图1与图3A，首先，提供一上述的基板110，其中基板110上具有多 个预定区域112以及一外围区域114。在本实施例中，基板110可以是一无机透明基板(如 玻璃基板或石英基板)，或是一有机透明基板(其材质如聚烯类、聚酼类、聚醇类、聚酯类、 橡胶、热塑性聚合物、热固性聚合物、聚芳香烃类、聚甲基丙酰酸甲酯类、聚碳酸酯类)。本实 施例的基板110以玻璃基板为实施范例，但不以此为限。 接着，形成一第一金属层220于基板110上，其中第一金属层220包括上述位于每 一预定区域112内的栅极122、上述位于外围区域114内的连接线路130以及上述位于外 围区域114内的多个相互分离的第一金属图案141，如图1与图3B所示。在本实施例中， 形成第一金属层220的方法例如是先全面形成一金属材料层(未绘示)，而后对金属材料 层进行传统的光刻刻蚀工艺以形成如图3B所绘示的第一金属层220。此外，形成金属材料 层的方式可以采用金属有丰/H七学气相 冗禾只(metal organic chemical vapor deposition, MOCVD)法、溅镀法(sputtering)或蒸镀法(evaporation)，而其材质例如是金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属。 然后，形成一上述的第一介电层143以覆盖第一金属层220，且第一介电层143具 有多个第一接触窗143a，其中第一接触窗143a分别暴露出每一第一金属图案141的一部 分，如图3C所示。在本实施例中，形成第一介电层143的方法例如是先使用化学气相沉积法 或是其他适合的工艺的方式将介电材料(未绘示)全面地形成于第一基板110上，然后，使 用光刻刻蚀工艺将第一介电层143图案化以形成上述的第一接触窗143a。此外，上述的其 他适合的工艺可以是网版印刷、涂布、喷墨、能量源处理等，但不限于此。在本实施例中，第 一介电层143可以是采用无机材质或有机材质，其中无机材质例如是氧化硅、氮化硅、氮氧 化硅、碳化硅、氧化铪、氧化铝、或上述组合，而有机材质例如是光阻、苯并环丁烯、环烯类、 聚酰亚胺类、聚酰胺类、聚酯类、聚醇类、聚环氧乙烷类、聚苯类、树脂类、聚醚类、聚酮类、或 上述组合。 接着，形成一半导体层230于第一介电层143上，其中半导体层230包括上述位于 每一栅极122上方的半导体图案123，如图3D所示。在本实施例中，形成半导体层230的方 法可以是先在第一基板110上全面形成一层半导体材料层(未绘示)，接着，使用光刻刻蚀 工艺以将半导体材料层图案化为上述的半导体图案123，如图3D所示，但不限于此。于其 他实施例中，亦可使用其它适合的工艺的方式来形成半导体层230，如网版印刷、涂布、喷 墨、能量源处理等。在本实施例中，半导体层230的材质可以是未掺杂、浅掺杂或重掺杂的 IV族半导体材料，例如硅(Si)，且此IV族半导体材料为非晶相、多晶相或微晶相。
而后，形成一第二金属层240于半导体层230上，其中第二金属层240包括上述位 于每一预定区域112内且坐落于半导体图案123两侧的源极124与漏极126，以及上述位于 外围区域114内的第一金属图案141上方的至少一第二金属图案145，其中第二金属图案 145暴露出第一接触窗143a，如图3E所示。在本实施例中，形成第二金属层240的方法与 材质例如是采用上述形成第一金属层220的方式与材质，在此不再赘述。
在另一实施例中，适当地调整形成第二金属层240的图案，亦可形成如上述图1所 绘示的多个相互分离的第二金属图案145，此部分可参考上述，在此不再赘述。同样地，适当 地调整形成第二金属层240的图案，亦可形成如图1B与图1E所绘示的具有一锯齿状的边 缘145a的第二金属图案145。 接着，形成一上述的第二介电层147以全面覆盖基板110，其中第二介电层147具 有上述多个第二接触窗147a以及多个第三接触窗147b，且第二接触窗147a分别暴露出至 少一第二金属图案145的一部分以及第一接触窗143a，而第三接触窗147b分别暴露出源 极124与漏极126的一部分，如图3F所示。在本实施例中，形成第二介电层147的方式可 以是采用形成第一介电层143的方法，请参考上述，在此不再赘言。 然后，形成一透明导电层250于第二介电层147，其中透明导电层250包括上述的 桥接图案149以及多个像素电极128，且桥接图案149经第二接触窗147a以及第一接触窗 143a向下连接到至少一第二金属图案145以及第一金属图案141，而像素电极128分别经 第三接触窗147b向下连接到所对应的源极124与漏极126，如图3G所示。在本实施例中， 形成透明导电层250的方法可以是先于基板110上全面形成一透明电极材料层(未绘示) 以覆盖第二介电层147，其中，形成透明电极材料层的方法可以是溅镀法(sputtering)或 是蒸镀法(ev即oration)。接着，再使用光刻刻蚀工艺图案化透明电极材料层以形成上述透明导电层250。 当然，上述形成透明电极材料层的方法仅为举例，并不用以限定本发明，亦可使用
其他适合的工艺的方式，如网版印刷、涂布、喷墨、能量源处理等。此透明导电层250可
为单层或多层结构，且其材质例如是铟锡氧化物、铟锌氧化物、铟锡锌氧化物、氧化铪、氧化
锌、氧化铝、铝锡氧化物、铝锌氧化物、镉锡氧化物、镉锌氧化物、或其它合适材料、或上述的
组合。至此大致完成一种上述的主动元件阵列母基板100的制作方法。 同样地，由于在制作主动元件阵列母基板100的过程中，位于外围区域114内的多
个的第一金属图案141是采用互相分离的设计，如此一来，进行如图3C至图3G的过程中，
便可减少过多的静电荷累积于第一金属图案141上，而造成前述提及的静电放电的问题。
换言之，采用上述图3A至图3G所制作出主动元件阵列母基板100具有前述所提及的优点，
而具有较佳的工艺可靠度以及较佳的电性表现。 综上所述，本发明的主动元件阵列母基板及其制作方法至少具有下列优点。首先， 测试垫结构是采用多个互相分离的第一金属图案的设计，并通过桥接图案互相电性连接， 以于后续的工艺环境中减少静电荷累积，避免过量的静电荷因静电放电效应(ESD Effect) 被导入主动元件阵列中，而使得主动元件阵列内的线路或元件受损。另外，测试垫结构的第 二金属图案若具有锯齿状的边缘时，可有效地提升进行测试制程时的电性表现。此外，测试 垫结构的制作可整合于主动元件阵列的制造工艺中，因而不会增加制造工艺上的负担。换 言之，本发明的制作方法可在不改变原工艺的步骤且不影响电性测试准确度的前提下，制 作出具备上述优点的主动元件阵列母基板，从而提高的工艺成品率。 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
1权利要求
一种主动元件阵列母基板，其特征在于，其包括一基板，具有多个预定区域以及一外围区域；多个主动元件阵列，分别配置于所述预定区域内；一连接线路，配置于该基板上；以及一测试垫结构，配置于该外围区域并且经该连接线路电连接到所述主动元件阵列，该测试垫结构包括多个相互分离的第一金属图案，且所述第一金属图案中的一个第一主金属图案与该连接线路相连；一第一介电层，覆盖所述第一金属图案，且该第一介电层具有多个第一接触窗，分别暴露出每一第一金属图案的一部分；至少一第二金属图案，配置于该第一介电层上，并且暴露出所述第一接触窗；一第二介电层，全面覆盖该基板，并配置于该至少一第二金属图案上，该第二介电层具有多个第二接触窗，所述第二接触窗分别暴露出该至少一第二金属图案的一部分以及所述第一接触窗；以及一桥接图案，配置于该第二介电层上，并且经所述第二接触窗以及所述第一接触窗向下连接到该至少一第二金属图案以及所述第一金属图案。
2. 根据权利要求1所述的主动元件阵列母基板，其特征在于，该至少一第二金属图案 的数量为多个并互相分离，而部分的所述第二接触窗分别暴露出每一第二金属图案的一部 分。
3. 根据权利要求1所述的主动元件阵列母基板，其特征在于，该至少一第二金属图案 具有一锯齿状的边缘。
4. 根据权利要求1所述的主动元件阵列母基板，其特征在于，所述第一金属图案与所 述主动元件阵列中的多个栅极属于同一膜层。
5. 根据权利要求1所述的主动元件阵列母基板，其特征在于，该第二金属图案与所述 主动元件阵列中的多个源极与漏极属于同一膜层。
6. 根据权利要求1所述的主动元件阵列母基板，其特征在于，该桥接图案与所述主动 元件阵列中的多个像素电极属于同一膜层。
7. —种主动元件阵列母基板的制作方法，其特征在于，其包括 提供一基板，该基板上具有多个预定区域以及一外围区域；形成一第一金属层于该基板上，该第一金属层包括位于每一预定区域内的一栅极、位 于该外围区域内的一连接线路以及位于该外围区域内的多个相互分离的第一金属图案；形成一第一介电层以覆盖该第一金属层，且该第一介电层具有多个第一接触窗，分别 暴露出每一第一金属图案的一部分；形成一半导体层于该第一介电层上，该半导体层包括位于每一栅极上方的一半导体图案；形成一第二金属层于该半导体层上，该第二金属层包括位于每一预定区域内且坐落于 该半导体图案两侧的一源极与一漏极以及位于该外围区域内的所述第一金属图案上方的 至少一第二金属图案，其中该至少一第二金属图案暴露出所述第一接触窗；形成一第二介电层以全面覆盖该基板，该第二介电层具有多个第二接触窗以及多个第三接触窗，所述第二接触窗分别暴露出该至少一第二金属图案的一部分以及所述第一接触 窗，而所述第三接触窗分别暴露出所述源极与漏极的一部分；以及形成一透明导电层于该第二介电层，该透明导电层包括一桥接图案以及多个像素电 极，该桥接图案经所述第二接触窗以及所述第一接触窗向下连接到该至少一第二金属图案 以及所述第一金属图案，而所述像素电极分别经所述第三接触窗向下连接到所对应的源极 与漏极。
8. 根据权利要求7所述的主动元件阵列母基板的制作方法，其特征在于，该第二金属 层包括多个相互分离的第二金属图案，而部分的所述第二接触窗分别暴露出每一第二金属 图案的一部分。
9. 根据权利要求7所述的主动元件阵列母基板的制作方法，其特征在于，该至少一第 二金属图案具有一锯齿状的边缘。
10. —种主动元件阵列母基板，其特征在于，其包括 一基板，具有多个预定区域以及一外围区域； 多个主动元件阵列，分别配置于所述预定区域内； 一连接线路，配置于该基板上；以及一测试垫结构，配置于该外围区域并且经该连接线路电连接到所述主动元件阵列，该 测试垫结构包括多个相互分离的第一金属图案，所述第一金属图案为电性连接。
全文摘要
本发明公开一种主动元件阵列母基板，其包括一基板、多个主动元件阵列、一连接线路以及一测试垫结构。基板具有多个预定区域以及一外围区域。主动元件阵列分别配置于预定区域内。连接线路配置于基板上。测试垫结构配置于外围区域并且经连接线路电连接到主动元件阵列。测试垫结构包括多个相互分离的第一金属图案，且第一金属图案为电性连接。本发明亦提供一种主动元件阵列母基板的制作方法。
文档编号H01L23/58GK101697052SQ20091017388
公开日2010年4月21日 申请日期2009年9月18日 优先权日2009年9月18日
发明者吴威宪, 曹佩婷, 林圣智, 沈承勋, 陈静茹 申请人:友达光电股份有限公司;