专利名称：互连结构及其形成方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种互连结构及其形成方法。
背景技术：
随着半导体器件制作技术的飞速发展，半导体器件已经具有深亚微米结构。由于 集成电路中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，器件 之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此， 通常提供多层互连结构，用于连接半导体器件，其中多个互连层互相堆叠，并且层间绝缘膜 置于其间。在超大规模集成电路工艺中，有着热稳定性、抗湿性的二氧化硅一直是金属互连 线路间使用的主要绝缘材料，金属铝则是芯片中金属互连线路的金属层的主要材料。然而，由于元件的微型化及集成度的增加，电路中金属层数目不断增多，互连结构 中的电阻(R)及电容(C)所产生的寄生效应造成了严重的传输延迟(RC Delay)，随着器件 尺寸的减小，例如在0. 18um，及更先进的技术中成为电路中讯号传输速度受限的主要因素。因此，在降低金属层电阻方面，由于金属铜具有高熔点、低电阻系数及高抗电子迁 移的能力，已被广泛地应用于互连结构中来取代金属铝作为金属互连线路的金属层的材 料。例如在专利申请号为“20071004216. 2”的中国专利申请中公开了一种导电插塞及其制 作方法。另外，在将降低互连结构中的电容方面，由于Low-K(低介电常数)材料具有较小 电容，因此互连结构中采用K值(介电常数)较低的介质层，但是由于Low-K材料的硬度 小，导热性差，因此这使得利用Low-K材料作为介质层的互连结构的集成度、可靠性和稳定 性都变差，因此使得器件存在潜在的风险。图1为现有的一种多层互连结构的结构示意图，参考图1，包括提供半导体基底10 和第一金属图案层16，所述半导体基底10包括导电层12和位于导电层12上的第一介质 层14，所述第一介质层14内具有第一金属插塞18 ；所述第一金属插塞18电连接所述源极 /漏极/栅极和所述第一介质层14上的第一金属图案层16 ；其中第一金属图案层16为金 属铜导线，用于电连接第一金属插塞18。另外，第一金属图案层16上还可以包括第二介质层20，在第二介质层20上具有第 二金属图案层22，所述第二介质层20内具有第二金属插塞M ；所述第二金属插塞M电连 接所述第一金属图案层16和所述第二金属图案层22 ；其中第二金属图案层22为金属铜导 线，用于电连接第二金属插塞对。另外，第二金属图案层22上还可以包括第三介质层沈，在第三介质层沈上具有 第三金属图案层观，所述第三介质层26内具有第三金属插塞30 ；所述第三金属插塞30电 连接所述第二金属图案层22和所述第三金属图案层观；其中第三金属图案层观为金属铜 导线，用于电连接第三金属插塞30。其中所述第一介质层14、第二介质层20和第三介质层 26都为Low-K材料。
因此现有技术存在的问题是现有互连结构的传输延迟较大，并且可靠性和稳定 性都较差。
发明内容
本发明解决的技术问题是降低互连结构中的传输延迟。为了解决上述问题，本发明提供了一种互连结构，包括半导体基底；位于所述半导体基底上的至少两个第一金属衬垫；位于需要连接的第一金属衬垫之间的第一碳纳米管，用于电连接所述需要连接的第一金属衬垫。可选的，所述半导体基底包括导电层和位于导电层上的第一介质层，所述第一介 质层内具有第一金属插塞；所述第一金属插塞电连接所述导电层和所述第一金属衬垫。可选的，还包括第二介质层，位于第一金属衬垫及半导体基底上，第二介质层中具有第二金属插 塞；用于电连接所述第一金属衬垫和第二金属衬垫；至少两个第二金属衬垫，位于第二介质层上；第二碳纳米管，位于需要连接的第二金属衬垫之间，用于电连接所述需要连接的 第二金属衬垫。可选的，还包括第三介质层，位于第二金属衬垫及第二介质层上，第三介质层中具有第三金属插 塞；用于电连接第二金属衬垫和第三金属衬垫；至少两个第三金属衬垫，位于第三介质层上；第三碳纳米管，位于需要连接的第三金属衬垫之间，用于电连接所述需要连接的第三金属衬垫。可选的，所述第一金属衬垫、第二金属衬垫和第三金属衬垫的材料为金属铝。可选的，所述第一金属插塞为钨插塞，第二金属插塞和第三金属插塞为铜插塞或 钨插塞。可选的，所述第一介质层和/或第二介质层和/或第三介质层为普通介电常数或 低介电常数的介电材料。可选的，所述第一介质层和/或第二介质层和/或第三介质层的材料为二氧化硅。相应的本发明还提供了一种互连结构的形成方法，包括步骤提供半导体基底；
在所述半导体基底上形成至少两个第一金属衬垫；在需要连接的第一金属衬垫之间形成第一碳纳米管，用于电连接所述需要连接的第一金属衬垫。可选的，所述半导体基底包括导电层和位于导电层上的第一介质层，所述第一介 质层内具有第一金属插塞；所述第一金属插塞电连接所述导电层和所述第一金属衬垫。可选的，还包括步骤在第一金属衬垫及半导体基底上形成第二介质层；
在第二介质层中形成第二金属插塞；在所述第二介质层上形成至少两个第二金属衬垫；在需要连接的第二金属衬垫之间形成第二碳纳米管，用于电连接所述需要连接第二金属衬垫。可选的，还包括步骤在第二金属衬垫及第二介质层上形成第三介质层；在第三介质层中形成第三金属插塞；在所述第三介质层上形成至少两个第三金属衬垫；在需要连接的第三金属衬垫之间形成第三碳纳米管，用于电连接需要连接的所述第三金属衬垫。可选的，所述第一金属衬垫和第二金属衬垫的材料为金属铝。可选的，所述第一金属插塞为钨插塞，第二金属插塞为铜插塞或钨插塞。可选的，所述第一介质层和/或第二介质层和/或第三介质层为普通介电常数或 低介电常数的介电材料。可选的，所述第一介质层和/或第二介质层和/或第三介质层的材料为二氧化硅。与现有技术相比，本发明主要具有以下优点本发明通过改变电连接金属插塞的金属图案层的结构，换言之，将金属铜导线替 换为金属衬垫和碳纳米管的互连结构，由于导线相互作用的面积减小、从而降低互连结构 中的电容、最终使得传输延迟明显降低。同时，由于可以采用氧化硅等具有良好机械性能的 材料来替代Low-K材料，可以提高整个互连线路的可靠性和稳定性。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1为现有的一种多层互连结构的结构示意图；图2为本发明的互连结构的结构示意图；图3为本发明的互连结构形成方法流程图；图4至图6为本发明的互连结构形成方法示意图。
具体实施例方式由背景技术可知，现有的互连结构存在传输延迟较大，并且可靠性和稳定性都较 差的问题。本发明的发明人经过大量的实验研究证明由于Low-K材料的脆弱特性，如果降 低介质层的K值会使得互连结构的集成度、可靠性和稳定性都变差。而随着碳纳米管技术 的发展，发明人认为在互连结构中采用部分金属导线用碳纳米管代替可以大大的降低传输 延迟，并且介质层可以不必要采用Low-K材料，这样也就避免了 Low-K材料的脆弱性，从而 提高了可靠性和稳定性。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发 明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不 违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2为本发明的互连结构的结构示意图，如图2所示，互连结构，包括半导体基底 110、至少两个第一金属衬垫140和第一碳纳米管130。其中，第一金属衬垫140位于所述半 导体基底110上；第一碳纳米管130位于需要连接的第一金属衬垫140之间，用于电连接所 述需要连接的第一金属衬垫140。其中，所述半导体基底110包括具有源极/漏极/栅极，和位于源极/漏极/栅极 上层的第一介质层114，所述第一介质层114内具有第一金属插塞116 ；所述第一金属插塞 116电连接所述源极/漏极/栅极和所述第一金属图案层120。另外，还可以包括第二介质层150，位于第一金属衬垫140上，第二介质层150中 具有第二金属插塞160 ；用于电连接所述第一金属衬垫140和第二金属衬垫180 ；第二金属 衬垫180位于第二介质层150上，并且包括至少两个第二金属衬垫180 ；第二碳纳米管185， 位于需要连接的第二金属衬垫180之间，用于电连接所述需要连接的第二金属衬垫180。因 为电路连接的需要，有的第二金属衬垫衬垫需要导电互连，而有的地方不需要连接。另外，还包括第三介质层190，位于第二金属衬垫180及第二介质层150上，第三 介质层190中具有第三金属插塞200 ；用于电连接第二金属衬垫180和第三金属衬垫220 ； 第三金属衬垫220位于第三介质层190上，并且包括至少两个第三金属衬垫220 ；第三碳纳 米管230位于需要连接的第三金属衬垫220之间，用于电连接所述需要连接的第三金属衬 垫 220。其中，所述第一金属衬垫140、第二金属衬垫180和第三金属衬垫220的材料为金属银。其中，所述第一金属插塞116为钨插塞，第二金属插塞160和第三金属插塞200为 铜插塞或钨插塞。优选的，所述碳纳米管为单层的碳纳米管。碳纳米管具有典型的层状中空结构特征，构成碳纳米管的层片之间存在一定的夹 角，碳纳米管的管身是准圆管结构，并且大多数由五边形截面所组成。管身由六边形碳环微 结构单元组成，端帽部分由含五边形的碳环组成的多边形结构，或者称为多边锥形多壁结 构。是一种具有特殊结构的一维量子材料，主要由呈六边形排列的碳原子构成数层到数十 层的同轴圆管，层与层之间保持固定的距离，约为0. 34nm，直径一般为2 20nm。由于其特 殊的结构因此，碳纳米管具有高模量、高强度、良好的传热性能及良好的导电性能。所述第一介质层和/或第二介质层和/或第三介质层为普通介电材料或低介电常 数介电材料，例如氧化硅。本发明由于纳米管的连线截面极小，相邻两线的电容不在需要降低介质的K值来 降低，因此可以用普通的具有良好机械强度的氧化硅来替代Low-K介质，从而可以降低互 连结构中的传输延迟，并且提高了可靠性和稳定性。从而，保证了互连结构的高强度、良好的传热性能及良好的导电性能等性能。相应的本发明提供了一种上述互连结构的形成方法，图3为本发明的互连结构形 成方法流程图，图4至图6为本发明的互连结构形成方法示意图，下面结合图3至图6对互 连结构的形成方法进行说明，包括步骤SlO 提供所述半导体基底。具体的，参考图4，半导体基底110可以为单晶、多晶或非晶结构的硅或硅锗 (SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、 磷化铟、砷化镓或锑化镓。另外还可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬 底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件 的一部分)、图案化或未被图案化的基片。半导体基底110包括源极/漏极/栅极和源极/漏极/栅极/上层的第一介质层 114。所述第一介质层114的材料通常选自SiO2或者掺杂的SiO2，例如USG(Und0ped silicon glass，没有掺杂的硅玻璃)、BPSG (Borophosphosilicate glass，掺杂硼磷的硅玻 璃)、BSG(borosilicate glass，掺杂硼的硅玻璃)、PSG (Phosphosilitcate Glass，掺杂磷 的硅玻璃)等。第一介质层114的形成方法可以采用化学气相淀积的方法。在所述第一介质层114中具有第一金属插塞116。所述第一金属插塞116的形成 具体工艺条件包括首先，刻蚀第一介质层114，所述刻蚀第一介质层114可以是任何常规刻蚀技术， 比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用 CF4XHF3^CH2F2XH3FX4F8或者C5F8中的一种或者几种作为反应气体刻蚀第一介质层114直 至形成暴露导电层112。刻蚀第一介质层114的工艺可以为等离子体刻蚀工艺。接着，沉积金属，例如金属钨，反应温度为250摄氏度至500摄氏度，腔室压力为10 毫托至18毫托，直流功率为10000瓦至40000瓦，氩气流量为每分钟2标准立方厘米至每 分钟20标准立方厘米，直至形成填充所述第接触孔。然后采用化学机械抛光或者刻蚀工艺，去除多余的金属层和第一介质层，形成第一金属插塞。S20 在所述半导体基底110上形成至少两个第一金属衬垫。具体的，参考图5，在第一金属插塞116上层形成第一金属层。其中，第一金属层的 形成方法为沉积金属，例如金属铝，反应温度为250摄氏度至500摄氏度，腔室压力为10 毫托至18毫托，直流功率为10000瓦至40000瓦，氩气流量为每分钟2标准立方厘米至每 分钟20标准立方厘米。然后采用化学机械抛光或者刻蚀工艺，去除多余的第一金属层，第一形成金属衬 垫，例如第一金属衬垫140的厚度为200nm，上表面面积为200nmX200nm。在另一个实施例中，所述第一金属图案层120也可以为其他金属材料。S30 在需要连接的第一金属衬垫140之间形成第一碳纳米管，用于电连接所述需 要连接的第一金属衬垫140。具体的，参考图6所示，该步骤可以利用本领域技术人员熟知的方法，例如电弧放电法、激光烧蚀法、化学气相沉积法(碳氢气体热解法)，固相热解法、辉光放电法和气体燃 烧法以及聚合反应合成法等。例如采用电弧放电法，具体过程是将石墨电极置于充满氦气或氩气的反应容器 中，在两极之间激发出电弧，此时温度可以达到4000度左右。在这种条件下，石墨会蒸发， 生成的产物有富勒烯(C60)、无定型碳和单壁或多壁的碳纳米管。通过控制催化剂和容器中 的氢气含量，可以调节几种产物的相对产量。使用这一方法制备碳纳米管技术上比较简单。也可以采用化学气相沉积法，或称为碳氢气体热解法，这种方法是让气态烃通过 附着有催化剂微粒的模板，在800 1200度的条件下，气态烃可以分解生成碳纳米管。这 种方法突出的优点是残余反应物为气体，可以离开反应体系，得到纯度比较高的碳纳米管， 同时温度亦不需要很高，相对而言节省了能量。除此之外还可以采用固相热解法、离子或激光溅射法等方法。在本实施例中，具体的采用等离子体增强化学气相沉积法形成碳纳米管。利用等 离子腔室，在腔室的下部提供接地电极，同时在腔室的上部提供动力电极，并连接13. 56MHZ 的射频电源。将具有第一金属衬垫的半导体基底置于等离子腔室内的接地电极上，具体 的将第一金属衬垫的第一侧接在接地电极上，第一金属衬垫的和第一侧相对的一侧的侧 壁上涂覆超细镍粉，镍粉作为催化剂，利用质量流量调节器，使99. 999 %纯度的甲烷气以 30sccm的速率流入腔中，射频电源以300W的功率打开，以激发等离子体。在等离子体被激 发后，调节气体流速以提供大约133. 3帕斯卡的工作区，并且调节射频电源在200W运转以 维持等离子体。这样碳纳米管就逐渐在第一金属衬垫的侧壁上生长，直到和另一个需要连 接的第一金属衬垫相连，从而碳纳米管就在两个第一金属衬垫之间起到电连接的作用。并 且碳纳米管由于具有低传输延迟，因此可以不必采用Low-K的材料作为金属导线之间的介 质层，从而保证了互连结构的高强度、良好的传热性能及良好的导电性能等性能。参考图2所示，在一优选的实施方式中，进一步的还可以包括以下步骤在第一金属衬垫及半导体基底上形成第二介质层150。所述第二介质层150的材料通常选自SiO2或者掺杂的SiO2，例如USG(Und0ped silicon glass，没有掺杂的硅玻璃)、BPSG (Borophosphosilicate glass，掺杂硼磷的硅玻 璃)、BSG(borosilicate glass，掺杂硼的硅玻璃)、PSG (Phosphosilitcate Glass，掺杂磷 的硅玻璃)等。第二介质层150的形成方法可以采用化学气相淀积的方法。在第二介质层150中形成第二金属插塞160。具体可以采用本领域技术人员熟知 的方法，例如可以参考第一金属插塞的形成方法。在所述第二介质层150上形成至少两个第二金属衬垫180。具体可以采用本领域 技术人员熟知的方法，例如可以参考第一金属衬垫的形成方法。在需要连接的第二金属衬垫180之间形成第二碳纳米管185，用于电连接所述需 要连接的第二金属衬垫180。具体可以采用本领域技术人员熟知的方法，例如可以参考第一 碳纳米管的形成方法。参考图2所示，在一优选的实施方式中，还可以进一步的包括下列步骤在第二金属衬垫及第二介质层上形成第三介质层190，所述第二介质层150的材 料通常选自SiO2或者掺杂的SiO2，例如USG (Undoped silicon glass，没有掺杂的硅玻璃)、 BPSG(Borophosphosilicate glass，掺杂硼磷的硅玻璃)、BSG(borosilicate glass，掺杂硼的硅玻璃)、PSG(Ph0Sph0Silitcate Glass，掺杂磷的硅玻璃)等。第二介质层150的形 成方法可以采用化学气相淀积的方法。在第三介质层190中形成第三金属插塞200，具体可以采用本领域技术人员熟知 的方法，例如可以参考第一金属插塞的形成方法。在所述第三介质层190上形成第三金属衬垫220，具体可以采用本领域技术人员 熟知的方法，例如可以参考第一金属衬垫的形成方法。在需要连接的第三金属衬垫220之间形成第三碳纳米管230，用于电连接所述需 要连接的第三金属衬垫220，例如可以参考第一碳纳米管的形成方法。另外还可以进一步的形成第四金属衬垫、第四碳纳米管、第五金属衬垫和第五碳 纳米管等等。
所述第一介质层和/或第二介质层和/或第三介质层为普通介电材料或低介电常 数介电材料，例如氧化硅。本发明由于纳米管的连线截面极小，相邻两线的电容不在需要降 低介质的K值来降低，因此可以用普通的具有良好机械强度的氧化硅来替代L0W-K介质，从 而可以降低互连结构中的传输延迟，并且提高了可靠性和稳定性。从而，保证了互连结构的 高强度、良好的传热性能及良好的导电性能等性能。在本发明中所述普通介电常数的介电材料指K值大于或等于4小于20的介电材 料，低介电常数的介电材料指K值小于4的介电材料。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任 何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方 法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实 施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做 的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种互连结构，其特征在于，包括半导体基底；位于所述半导体基底上的至少两个第一金属衬垫；位于需要连接的第一金属衬垫之间的第一碳纳米管，用于电连接所述需要连接的第一 金属衬垫。
2.根据权利要求1所述的互连结构，其特征在于，所述半导体基底包括导电层和位于 导电层上的第一介质层，所述第一介质层内具有第一金属插塞；所述第一金属插塞电连接 所述导电层和所述第一金属衬垫。
3.根据权利要求2所述的互连结构，其特征在于，还包括第二介质层，位于第一金属衬垫及半导体基底上，第二介质层中具有第二金属插塞；用 于电连接所述第一金属衬垫和第二金属衬垫；至少两个第二金属衬垫，位于第二介质层上；第二碳纳米管，位于需要连接的第二金属衬垫之间，用于电连接所述需要连接的第二 金属衬垫。
4.根据权利要求3所述的互连结构，其特征在于，还包括第三介质层，位于第二金属衬垫及第二介质层上，第三介质层中具有第三金属插塞；用 于电连接第二金属衬垫和第三金属衬垫；至少两个第三金属衬垫，位于第三介质层上；第三碳纳米管，位于需要连接的第三金属衬垫之间，用于电连接所述需要连接的第三 金属衬垫。
5.根据权利要求4所述的互连结构，其特征在于，所述第一金属衬垫、第二金属衬垫和 第三金属衬垫的材料为金属铝。
6.根据权利要求5所述的互连结构，其特征在于，所述第一金属插塞为钨插塞，第二金 属插塞和第三金属插塞为铜插塞或钨插塞。
7.根据权利要求4所述的互连结构，其特征在于，所述第一介质层和/或第二介质层和 /或第三介质层为普通介电常数或低介电常数的介电材料。
8.根据权利要求4所述的互连结构，其特征在于，所述第一介质层和/或第二介质层和 /或第三介质层的材料为二氧化硅。
9.一种互连结构的形成方法，其特征在于，包括步骤提供半导体基底；在所述半导体基底上形成至少两个第一金属衬垫；在需要连接的第一金属衬垫之间形成第一碳纳米管，用于电连接所述需要连接的第一 金属衬垫。
10.根据权利要求9所述的互连结构的形成方法，其特征在于，所述半导体基底包括导 电层和位于导电层上的第一介质层，所述第一介质层内具有第一金属插塞；所述第一金属 插塞电连接所述导电层和所述第一金属衬垫。
11.根据权利要求10所述的互连结构的形成方法，其特征在于，还包括步骤在第一金属衬垫及半导体基底上形成第二介质层；在第二介质层中形成第二金属插塞；在所述第二介质层上形成至少两个第二金属衬垫；在需要连接的第二金属衬垫之间形成第二碳纳米管，用于电连接所述需要连接第二金 属衬垫。
12.根据权利要求11所述的互连结构形成方法，其特征在于，还包括步骤在第二金属衬垫及第二介质层上形成第三介质层；在第三介质层中形成第三金属插塞；在所述第三介质层上形成至少两个第三金属衬垫；在需要连接的第三金属衬垫之间形成第三碳纳米管，用于电连接需要连接的所述第三 金属衬垫。
13.根据权利要求12所述的互连结构的形成方法，其特征在于，所述第一金属衬垫、第 二金属衬垫和第三金属衬垫的材料为金属铝。
14.根据权利要求13所述的互连结构的形成方法，其特征在于，所述第一金属插塞为 钨插塞，第二金属插塞和第三金属插塞为铜插塞或钨插塞。
15.根据权利要求12所述的互连结构的形成方法，其特征在于，所述第一介质层和/或 第二介质层和/或第三介质层为普通介电常数或低介电常数的介电材料。
16.根据权利要求12所述的互连结构的形成方法，其特征在于，所述第一介质层和/或 第二介质层和/或第三介质层的材料为二氧化硅。
全文摘要
本发明公开了一种互连结构，包括半导体基底；位于所述半导体基底上的至少两个第一金属衬垫；位于需要连接的第一金属衬垫之间的第一碳纳米管，用于电连接所述需要连接的第一金属衬垫。互连结构形成方法包括步骤提供半导体基底；在所述半导体基底上形成至少两个第一金属衬垫；在需要连接的第一金属衬垫之间形成第一碳纳米管，用于电连接所述需要连接的第一金属衬垫。本发明由于纳米管的连线截面极小，相邻两线的电容不在需要降低介质的K值来降低，因此可以用普通的具有良好机械强度的氧化硅来替代Low-K介质，也可以降低互连结构中的传输延迟，并且大幅度提高可靠性和稳定性。
文档编号H01L23/532GK102044524SQ20091019709
公开日2011年5月4日 申请日期2009年10月13日 优先权日2009年10月13日
发明者吴汉明, 杨士宁, 高大为 申请人:中芯国际集成电路制造(上海)有限公司