专利名称：具有不同铂成分的硅化镍的形成方法
技术领域：
本发明总体上涉及半导体器件制造领域，具体地涉及具有不同钼成分的硅化镍的形成方法。
背景技术：
对于诸如场效应晶体管(FET)的半导体器件，硅化镍(NiSi)是一种重要且经常使用的接触材料，NiSi通常被应用于FET的源极(S)、漏极(D)和/或栅极(G)区域中。另一方面，虽然NiSi适合作为接触材料，但是也已知NiSi是器件缺陷的常见因素，这可由遮蔽间隔物(masking spacer)边缘下形成的NiSi以及尤其是在FET的结方向上形成的NiSi得到证明。这些缺陷(此后总体划分为侵蚀缺陷)几乎出现在从65nm节点开始的每个技术节点中，其由于S/D阱和/或S/D栅极漏电流而可潜在地导致器件失效。因此，NiSi侵蚀(诸如本领域已知的“管道(pipe)”缺陷和“隧道”缺陷)已知成为FET形成工艺中的“杀手级缺陷”。根据以前的经验，NiSi形成期间导致侵蚀缺陷的倾向在n型掺杂FET (NFET)器件与P型掺杂FET (PFET)之间以及PFET SOI (绝缘体上硅)器件与PFET eSiGe (掩埋式SiGe)器件之间似乎不同。已经尝试了在65nm节点的硅化镍(更准确地，含钼的硅化镍)的形成过程中使用镍-钼合金的靶材，例如，具有大约5%的钼(Pt)(原子百分比，通篇都相同)的Ni5%Pt，并且由此形成的NiSi已经证明消除了“管道”缺陷，“管道”缺陷在以前是NFET和PFET SOI器件的主要特性。在45nm节点，通过使用具有10%的较高钼(Pt)含量的Nil0%Pt的合金靶材来修正PFET eSiGe器件的“隧道”缺陷(在传统的NiSi内可发现)，已经实现了产量的显著提高。已知45nm节点中的“隧道”缺陷具有比65nm节点内所发现的“管道”缺陷明显更大的尺寸/长度。不幸的是，改变成使用较高Pt含量的镍-钼合金也伴随着电阻的不利结果，这对于eDRAM集成技术而言尤其无法容许，在eDRAM中带电阻以及可能的产量维持对于硅化物的电阻(Rs)具有高敏感度。因为对于NiSi的厚度而言可用的工艺窗窄，所以与Rs相关的不利结果并非通过例如简单增加硅化物厚度就可容易解决。此外，改变成使用较高Pt含量的镍-钼合金进一步伴随着形成部分FUSI (完全硅化)栅极的工艺可能性，这会使器件的驱动电流劣化。虽然后来发现低温硅化镍的形成工艺能够修正部分FUSI缺陷，但是所述工艺导致硅化物电阻进一步增加。独立于上述技术考虑，由于靶材的潜在较高成本，因此半导体产业也不愿意朝向具有较高Pt含量的硅化物工艺前进。
发明内容
鉴于关于NiSi形成的当前工艺的上述考虑，仍旧需要找出一种解决方案能够使NiSi的形成具有较宽的工艺窗、减少或较少的侵蚀缺陷、减少或较少的部分FUSI形成、最小的硅化物电阻的不利结果以及低廉的成本。本发明的实施例提供一种形成硅化镍和/或含钼的硅化镍的方法。所述方法可包括通过物理气相沉积(PVD)工艺，在场效应晶体管(FET)的栅极、源极和漏极区域的至少之一上沉积第一金属层和第二金属层，其中第一金属层米用包含钼(Pt)的第一镍祀材沉积，而第二金属层采用第二镍靶材沉积在所述第一金属层上，第二镍靶材不包含钼或者包含少于第一镍靶材的钼；以及将覆盖FET的第一金属层和第二金属层退火，以在栅极、源极和漏极区域的顶表面处形成包含钼的硅化镍层。根据一个实施例，将第一金属层和第二金属层退火还包括包含钼的硅化镍形成为其钼浓度水平在硅化镍的底表面附近高于在硅化镍的顶表面附近。在另一个实施例中， 沉积第一金属层和第二金属层还包括沉积第一金属层和第二金属层为具有在预定范围内的总厚度。例如，沉积第一金属层为具有预定范围的大约30至70百分比之间的厚度，优选为预定范围的大约30至50百分比之间的厚度。预定范围是由第一金属层和第二金属层覆盖的FET的类型和硅化镍的形成中采用的特定工艺确定的工艺窗，并且在一个实施例中优选在大约9nm与I Inm之间。根据本发明的另一个实施例，将第一金属层和第二金属层退火包括将FET放置在温度范围为大约280°C至大约320°C的环境下长达约5秒至30秒的时间段。在一个实施例中，第一靶材包括镍和钼，并且钼的含量范围为9至11原子百分比。第二靶材包括镍和钼，并且第二靶材的钼浓度水平优选小于所述第一靶材的钼浓度水平的一半。本发明还提供一种通过上述方法形成的硅化镍的结构。
从以下本发明的详细说明并结合附图，可对本发明有更全面的理解和了解，其中图I至图4为根据本发明实施例的形成NiSi作为FET接触材料的方法的示意图；图5为根据本发明一个实施例的以不同的钼成分形成的NiSi接触层的示意图；图6为在三组不同的工艺条件下形成的NiSi片的电阻测量结果的样本图；以及图7为示出使用根据本发明实施例的工艺在降低缺陷数量方面的改善的测试结果的样本图。可以了解，为了图示的简化和清楚起见，附图中的元件不一定按比例绘制。例如，为了清楚起见，可能夸大了一些元件相对于其它元件的尺寸。
具体实施例方式在下面的详细说明中，为了提供对本发明的各实施例的彻底理解而阐述了许多具体细节。然而，应理解，本发明的实施例可在不具有这些具体细节的情况下实施。考虑到不妨碍本发明的本质和/或实施例的呈现，在以下的详细说明中，出于呈现和/或示意的目的，本领域中已知的一些处理步骤和/或操作可组合到一起，并且在一些情形下可不进行详细说明。在其它情形下，本领域中已知的一些处理步骤和/或操作可根本不进行说明。此外，一些公知的器件处理技术可不进行详细说明，并且在一些情形下，可引用其它公开的文献、专利和/或专利申请用于参考，以不妨碍本发明的本质和/或实施例的描述。应理解，以下的说明专注于本发明的各实施例的区别特征和/或元件。据观察，在硅化镍(NiSi)的形成工艺中添加特定量的钼(Pt)可在不同的技术节点减少或者消除侵蚀缺陷，诸如管道缺陷和/或隧道缺陷，并且增加凝聚体的热稳定性。另一方面，由此形成的NiSi的片电阻会随着添加的Pt量而增加。据本发明的进程期间的发现和/或观察，在形成NiSi的工艺期间，特定量的Pt可与所形成的硅化镍的顶表面隔离，以及与所形成的硅化镍与下面的硅(Si)材料之间的界面区域隔离。虽然硅化镍与硅界面处的Pt提供抑制侵蚀缺陷的解决方案；但NiSi的顶表面处的Pt会增加硅化物的Rs。根据本发明的实施例，可减少所形成的硅 化物的上部内的Pt含量，尤其是其顶表面周围的Pt含量，从而降低整体硅化物的电阻。在将靶材沉积在待形成硅化镍的半导体器件的顶端上时，可采用两步骤沉积工艺。第一步骤为以相对高的Pt含量沉积镍；并且第二步骤为以相对低的Pt含量沉积镍。所述两步骤沉积工艺可制成厚度接近于工艺窗所允许的所需厚度的镍钼组合层。图I为根据本发明一个实施例的形成NiSi作为FET接触材料的方法的示意图。例如，所述方法可包括形成基本半导体结构100，诸如场效晶体管(FET)，其可包括例如半导体基板101、半导体基板101上形成的栅极堆叠102以及于栅极堆叠102的侧壁处形成的间隔物103。半导体基板101可为诸如绝缘体上硅(SOI)的含硅材料，并且在半导体基板101内可形成位于间隔物103的侧面附近的源极与漏极区域104。一般来说，为了提高导电性，在栅极堆叠102和源极/漏极区域104上可进一步形成导电接触区。在源极/漏极区域内以及栅极堆叠102上，通过形成硅化镍的硅化工艺，可形成导电接触区。图2为在图I所示的步骤之后根据本发明另一个实施例的形成NiSi作为FET接触材料的方法的示意图。例如，所述方法可包括在栅极堆叠102和源极/漏极区域104上形成含钼的镍层105。含钼的镍层105可通过物理气相沉积(PVD)工艺从镍合金的靶材沉积至栅极堆叠102以及源极/漏极区域104上，所述靶材包含特定量的钼。镍合金靶内包含的钼含量的选择是根据硅化镍接触的FET器件的类型，从而使在形成为镍-钼硅化物时，钼含量足以消除硅化镍的侵蚀缺陷，硅化镍的侵蚀缺陷通常存在于间隔物103的朝向栅极堆叠102下的沟道区域的边缘处。更具体地，例如，含5%钼(原子百分比)的镍靶材可用于在体Si或SOI上形成的65nm FET器件，并且含10%钼(原子百分比)的镍靶材可用于具有用于源极和漏极接触的掩埋SiGe的45nm FET器件。然而，本发明的实施例不限于这样的方面，并且不同Pt含量、较高或较低的百分比的变型可根据在消除缺陷和改善所形成的硅化镍(或者更精确地，含钼的硅化镍)的热稳定性方面的实际需求而使用，并且可通过试验确定。根据本发明的一个实施例，镍-钼层105的厚度可控制成小于常规上形成特定技术节点的硅化镍所需的厚度。例如，镍钼的常规厚度由“X”表示，可为大约9nm至llnm，并且根据特定FAB的工艺集成敏感性而变化，其在考虑到缺陷形成的敏感性的情况下所允许的工艺窗内。根据本发明的实施例，镍-钼层105可形成为优选具有厚度“X”的3(T70%，SP大约3nm至7nm。根据一个实施例，镍-钼层105的厚度形成为恰好足以沿着所形成的硅化镍与源极和漏极区域的硅材料之间的界面形成足够的钼，以抑制和/或解决潜在的侵蚀现象。
图3为在图2所示的步骤之后根据本发明再一个实施例的形成NiSi作为FET接触材料的方法的示意图。例如，所述方法的实施例可包括直接在含钼层105上形成金属层106。金属层106可为镍层，并且可选择性地包含钼，但是Pt含量的百分比小于含钼层105的钼含量。通过从镍合金的靶材沉积可形成金属层106，所述靶材不包含或包含少于形成层105中所使用的靶材的钼。金属层106可形成在形成层105的步骤之后的步骤中，并且可以采用能够主控(hosting)两种不同祀材的相同沉积室。但是,含钼层105和金属层106可在各具有不同靶材的两个分离室内形成，并且器件(其上待形成NiSi)可以在两个室之间转移且以最小程度暴露于空气或其它含氧环境下。金属层106的厚度可被控制和/或调整为使得层105与层106的组合厚度可在形成硅化镍的厚度的工艺窗内(其在避免产生NiSi侵蚀的同时形成足够的NiSi之间取得平衡)，并且可根据所制器件的类型与特定工艺条件通过实验确定。在形成两个不同的金属层105和106(包含不同百分比的Pt含量并且具有与传统形成硅化镍所需的厚度相当的组合厚度)之后，在大约240°C至大约360°C的范围内的温度下，并且优选在从大约280°C至大约320°C的范围内的温度下，对半导体器件100进行退火工艺。如图4中示意性示出的，上升的温度环境将导致镍与钼扩散和/或向下渗透到源极与漏极区域104中，并且在源极与漏极区域104的顶部处产生硅化物107。所述退火工艺可持续大约2秒至60秒的时间段，并且优选大约5秒至30秒的时间段，由此在栅极堆叠102处产生硅化物。因为组合金属层110 (图3)的钼浓度水平在下部(105)内高于在上部(106)内，所以在与如上所述的钼分离激活(segregation activity)结合时,此组合金属层110 (形成于源极、漏极和/或栅极区域上)的退火可产生硅化镍层，所述硅化镍层的钼浓度水平在下部内高于中部与上部。例如，图5为根据本发明一个实施例所形成的硅化镍接触的示意图。在图5的分解部分108内，据示意性示出的，硅化物107沿着垂直方向具有不同的钼浓度水平。更具体地，上部的钼浓度水平108a可高于中部的钼浓度水平108c，但是低于下部的钼浓度水平108b。通常，硅化物层107的中部的钼浓度水平108c相比于接近顶表面处以及与硅基板101的底界面处为最低的，这是因为已经观察到的钼分离激活。上述Pt浓度水平分布将与现有技术进行仔细比较，如图5中的分解部分109所示。清楚的是，硅化物107的顶表面处的高Pt浓度水平109a (通常存在于采用具有均匀钼水平的镍层形成的硅化镍中，并且高于硅化物107的中部和下部的Pt浓度水平，如109所示)可减小，即在一个实施例中可减小到小于硅化镍/Si界面处的水平。这里，本领域的技术人员将了解，附图用于示意性目的，并且硅化镍107内的实际钼浓度分布可略微不同。例如，Pt分布可遵循平滑且渐变的图案，最高Pt浓度水平108b在硅化物层107与下面的硅材料交界的底部周围，其朝向硅化物层107的中部渐变为较低浓度水平108c，并且然后朝向硅化物层107的顶表面略微增加至水平108a。据观察，在沉积时发生Ni或者含钼的Ni (NiPt)的相互混合和/或反应。所述相互混合/反应的程度可取决于Ni或者NiPt沉积的位置，并且因此可在NFET和PFET以及PFET eSiGe和SOI上的PFET之间不同。对于沉积在掩埋碳化硅(eSiC)或者用作S/D接触的其它含Si材料的表面上的Ni或者NiPt，可预期类似的不同。结果是，沉积的金属的上层可与下层不同地反应或者可根本不与下面的含硅材料反应。根据本发明的一个实施例，Ni一般比Pt扩散得快，从而当在上层中具有较少的Pt或者没有Pt时，在硅化物完全形成时，在形成的硅化镍的表面附近可能存在较少的Pt分离，并且任何Pt含量都来自下层，这导致顶表面处的Pt浓度水平低于与Si材料的底部界面处的Pt浓度水平。一般而言，如上所述，组合层110的厚度被控制在所允许的工艺窗之内并且在退火完成时，在硅表面上所残留的未反应金属可忽略不计。尽管如此，包括绝缘区域(诸如STI和间隔物)上的任何残留的未反应金属都可使用本领域已知的蚀刻剂蚀刻去除。
根据本发明的实施例，根据上述方法形成的硅化物接触层在底部处可具有足够的钼，以解决任何潜在的硅化物侵蚀问题，同时在顶表面处具有足够低的钼浓度，以使得与钼浓度引起的电阻增加有关的不利结果减小。图6为在三组不同的工艺条件下形成的硅化镍(NiSi)片的电阻的测量结果的样本图。NiSi薄层在下列条件下形成1)在现有技术的采用单NiPt靶层的条件下；或2)采用不同的两层方式，其中顶层的厚度与底层的厚度相同(X2=X1);或3)使用不同的两层方式，其中顶层的厚度大于底层的厚度(X2M1)15在图6内，X轴表示NiSi的测量电阻(任意单位)，并且Y轴表示对于每种工艺条件测量的总位置累积百分比。图6表明，对于所测量位置的任意百分比，通过现有技术形成的NiSi的电阻位于图表的最右侧，表示其电阻高于根据本发明实施例所形成的另两个电阻。此外，图6也表明，采用两层方式且第二层(图3中的106)的厚度大于第一层(图3中的105) (X2)X1)所形成的NiSi的电阻，小于采用两层方式且两层厚度相同所形成的电阻。图7为示出使用根据本发明实施例的工艺在形成半导体器件的硅化物金属接触中降低缺陷数量方面的改善的测试结果的样本图。在图7中，在X轴上，不同的条代表不同的晶片。通过应用自动电压对比SEM检测技术，获得硅化物侵蚀的缺陷数量。从图7清楚可见，硅化物侵蚀缺陷不会随着整体Pt含量减少而增加，这支持Pt的整体浓度水平的重要性低于在硅化物/Si界面处有足够Pt的主张。事实上，图7表示使用根据本发明实施例的方法形成NiSi膜时平均侵蚀数量减少的趋势。虽然这里示出和描述了本发明的特定特征，但是对于本领域的技术人员而言可进行许多修改、替换、变化和等效。因此，应该理解，所附权利要求旨在覆盖落在本发明的精神之内的所有修改和变化。
权利要求
1.ー种方法，包括 通过物理气相沉积(PVD)エ艺，在场效应晶体管(FET) (100)的栅极、源极和漏极区域的至少之ー上沉积第一金属层(105)和第二金属层(106),其中所述第一金属层(105)米用包含钼(Pt)的第一镍靶材沉积，而所述第二金属层(106)采用第二镍靶材沉积在所述第一金属层上，所述第二镍靶材不包含钼或者包含少于所述第一镍靶材的钼；以及 将覆盖所述FET的所述第一金属层和所述第二金属层退火，以在所述栅极、源极和漏极区域的顶表面处形成包含钼的硅化镍层(107)。·
2.根据权利要求I所述的方法，其中将所述第一金属层和所述第二金属层退火还包括所述包含钼的硅化镍形成为所述硅化镍的底表面附近的钼浓度水平(108b)高于所述硅化镍的顶表面附近的钼浓度水平(108a)。
3.根据权利要求I所述的方法，其中沉积所述第一金属层和所述第二金属层还包括将所述第一金属层和所述第二金属层沉积为具有在预定范围内的总厚度。
4.根据权利要求3所述的方法，其中沉积所述第一金属层包括将所述第一金属层沉积为具有在所述预定范围的大约30%至70%之间的厚度。
5.根据权利要求3所述的方法，其中沉积所述第一金属层包括将所述第一金属层沉积为具有在所述预定范围的大约30%至50%之间的厚度。
6.根据权利要求I所述的方法，其中所述预定范围是由所述第一金属层和所述第二金属层覆盖的所述FET的类型确定的エ艺窗，并且优选在大约9nm与Ilnm之间。
7.根据权利要求I所述的方法，其中将所述第一金属层和所述第二金属层退火包括将所述FET放置在温度范围为大约280°C至大约320°C的环境下长达约5秒至30秒的时间段。
8.根据权利要求I所述的方法，其中所述第一靶材包括镍和钼，并且钼的含量范围为9至11原子百分比。
9.根据权利要求I所述的方法，其中所述第二靶材包括镍和钼，并且所述第二靶材的钼浓度水平优选小于所述第一靶材的钼浓度水平的一半。
10.ー种方法，包括 采用包含钼(Pt)的第一镍靶材，在场效应晶体管(FET)的栅极、源极和漏极区域上沉积含钼的第一镍层(105); 采用第二靶材，在所述含钼的第一镍层(105)上沉积第二镍层(106);以及 将所述第一镍层和所述第二镍层退火，以在所述栅极、源极和漏极区域的顶表面处形成硅化镍层(107)。
11.根据权利要求10所述的方法，其中所述第二镍层不包含钼。
12.根据权利要求10所述的方法，其中所述第二镍层包含小于所述含钼的第一镍层的一半的钼浓度水平。
13.根据权利要求10所述的方法，其中将所述第一镍层和所述第二镍层退火还包括所述硅化镍层形成为所述硅化镍的底表面附近的钼浓度水平高于所述硅化镍的顶表面附近的钼浓度水平。
14.根据权利要求10所述的方法，其中沉积所述第一镍层和所述第二镍层还包括将所述第二镍层沉积为其厚度等于或者大于所述第一镍层的厚度，同时保持所述第一镍层和所述第二镍层的总厚度在预定范围内，其中所述预定范围由所述第一镍层和所述第二镍层覆盖的所述FET的类型确定。
15.根据权利要求14所述的方法，其中所述预定范围为在大约9nm至大约Ilnm之间。
16.根据权利要求14所述的方法，其中所述第一金属层的厚度在所述预定范围的大约30%至70%之间。
17.一种场效应晶体管(FET)，包括 在沟道区域之上的栅极堆叠(102)； 相邻于所述沟道区域的源极和漏极区域(104);以及 硅化镍(107)，形成在所述源极和漏极区域的顶部， 其中所述硅化镍包含钼，所述硅化镍的底表面附近的钼浓度水平(108b)高于所述硅化镍的顶表面附近的钼浓度水平(108a)。
18.根据权利要求17所述的FET，其中所述硅化镍的中部(108c)中的钼浓度水平低于所述硅化镍的所述底表面和所述顶表面附近的钼浓度水平。
19.根据权利要求17所述的FET，还包括在所述栅极堆叠的侧壁处形成的成对间隔物(103)，其中所述硅化镍形成在所述间隔物的边缘附近。
20.根据权利要求17所述的FET，其中所述栅极堆叠的顶表面被硅化为包含钼的硅化镍。
全文摘要
本发明的实施例提供一种形成硅化镍的方法。所述方法可包括通过物理气相沉积(PVD)工艺，在场效应晶体管(FET)(100)的栅极、源极和漏极区域的至少之一上沉积第一金属层(105)和第二金属层(106)，其中所述第一金属层(105)采用包含铂(Pt)的第一镍靶材沉积，而所述第二金属层(106)采用第二镍靶材沉积在所述第一金属层上，所述第二镍靶材不包含铂或者包含少于所述第一镍靶材的铂；以及将覆盖所述FET的所述第一金属层和所述第二金属层退火，以在所述栅极、源极和漏极区域的顶表面处形成包含铂的硅化镍层(107)。
文档编号H01L21/336GK102714159SQ201080060532
公开日2012年10月3日 申请日期2010年12月9日 优先权日2010年1月8日
发明者A.弗赖伊, A.西蒙 申请人:国际商业机器公司