包括半导体器件的纸及具有该纸的物品的制作方法

专利名称：包括半导体器件的纸及具有该纸的物品的制作方法
技术领域：
本发明涉及包括半导体器件的纸及具有该纸的物品。
背景技术：
近年来，个体识别技术已获得许多关注。例如，有一种被用于生产和管理的技术， 其中诸如个体对象的历史之类的信息通过给予对象ID(个体识别号)来阐明。首先，可在不接触的情况下传输和接收数据的半导体器件的开发已在推进。诸如RFID(射频标识)标签(也称为ID标签、IC标签、IC芯片、RF(射频)标签、无线标签、电子标签或无线芯片) 等之类的半导体器件正开始被引入公司、市场等。更进一步地，已提出将IC芯片嵌入纸，且因为接合IC是容易的，所以存在在造纸工艺中将IC芯片嵌入纸的需求。例如，在专利文献1 日本公开专利申请No. 2002498118 中提及了使用圆网造纸机(cylinder paper machine)在纸层之间嵌入IC芯片。此外，在专利文献2 日本公开专利申请No. 2001-230269中，通过将IC芯片浸入溶解于水的纸的原料中，然后在用辊子施加压力的同时使纸的原料干燥来制造嵌有IC芯片的纸。在专利文献1中，IC芯片被简单地嵌入多层纸中，而没有考虑嵌有IC芯片的部分的平坦度或柔性。在专利文献2中，因为使用从硅晶片中切出的IC芯片，所以嵌有IC芯片的部分的柔性被降低。

发明内容
考虑到前述内容，在提供嵌有半导体器件的纸时，本发明的一个目的是防止纸的原始质量的劣化。更进一步地，另一目的是在具有130 μ m或更小的厚度的薄纸中嵌入半导体器件，而不降低表面的平滑度。为解决前述问题，本发明的特征是在纸中嵌入半导体器件，该半导体器件是通过使用薄膜晶体管形成电路、使该使用薄膜晶体管的电路从制造期间使用的衬底上剥离，以及将其转移到另一柔性衬底来形成的。通过具有这样结构的半导体器件，获得柔性。此外，本发明的另一特征是在纸中嵌入在保证造纸时所必要的强度和耐水性的同时不丧失薄度和柔性的半导体器件。以下对具体情况进行描述。在根据本发明的纸中，嵌入的半导体器件包括柔性基片和在该柔性基片上的叠层体。在叠层体中，具有包括薄膜晶体管的电路和连接到该电路的天线的元件层、以及用于密封该元件层的表面的密封层被堆叠起来。通过将元件层夹在柔性基片和密封层之间，在保证造纸或使用纸时所需的强度和耐水性的同时，半导体器件可被制成较薄，如30 μ m或更薄。更进一步地，叠层体的侧面由在制造电路或天线时形成的绝缘膜的叠层膜、以及密封层形成。即叠层膜保护叠层体的侧面上的电路和天线。叠层体的侧面的这种结构可通过一起切割元件层和密封层形成。在实现本发明时，优选纸是多层纸。因此，本发明包括一种纸的制造方法，且具体结构如下。在纸的制造方法中，半导体器件被设置在第一湿纸幅上，第二湿纸幅被层叠在第一湿纸幅和半导体器件上，第一和第二湿纸幅被施压，第一和第二湿纸幅被烘干，且第一和第二湿纸幅在形状可改变的物体与第一和第二湿纸幅之一的一个表面接触时被施压。对于施压装置，可选择一对平板、一对辊子等。形状可改变的物体可被固定到诸如平板、辊子等之类的施压装置，或者不这样。注意，本说明书中的半导体器件一般指的是可通过利用半导体特性起作用的器件。注意，在本说明书中，“连接的”指的是电连接。因此，在由本发明公开的结构中，除了预定连接关系，使电连接成为可能的另一元件(比如开关、晶体管、电容器、线圈、电阻、 二极管等)可被放置在它们之间。通过实现本发明，因为机械强度和耐水性可为柔性半导体器件所保证，所以半导体器件可在造纸工艺中被嵌入纸中。通过在造纸工艺期间嵌入半导体器件，在不损坏纸的情况下将半导体器件取出是极其困难的；因此，根据本发明的纸具有防伪功能。因此，通过给予半导体器件RFID功能，电子ID信息(个体标识信息)可被记录在纸中；结果，半导体器件可被应用到护照、纸币、证券、收款收据、票、公文、合同文件、各种具有高度机密信息的文件(例如规范文件、名单、账簿、设计图等)、以及各种防伪是必要的纸介质。此外，因为半导体器件具有柔性性质，且半导体器件周围的部分具有较高的柔性， 所以通过实现本发明对纸的原始功能和使用几乎没有限制。更进一步地，可能使纸的厚度是130μπι或更薄。勿庸赘言，本发明的实现不限于薄纸。例如，本发明可应用于诸如照片用喷墨印刷纸或证件用纸之类的具有200 μ m或更大厚度的厚纸片。此外，通过实现本发明的纸的制造方法，两层纸之一的表面可形成为平坦的，而不显示由半导体器件引起的不均勻性。这是因为在使叠层湿纸幅的一个表面与刚体接触且使另一表面与形状可改变的物体接触时叠层湿纸幅被施压。


在附图中图IA到IC分别是描述嵌有半导体器件的本发明的纸的图示；图2是嵌入本发明的纸的半导体器件的截面示意图；图3是示出半导体器件的外部结构的图示；图4A到4F分别是描述一种半导体器件的制造方法的截面图；图5A到5D分别是描述一种半导体器件的制造方法的截面图；图6A和6B分别是示出嵌入本发明的纸的半导体器件的另一结构示例的截面图；图7A到7C分别是示出天线的结构示例的示图；图8A到8D分别是描述一种在纸中嵌入半导体器件的方法的截面图；图9是嵌入本发明的纸的半导体器件的电路框5
图10是设置有密码功能的半导体器件的电路框图；图IlA到IlE分别是示出本发明的纸的用途示例的示图；图12A和12B分别是描述实施例1的多层纸的制造方法的截面图。图13是示出嵌入本发明的纸的半导体器件的截面结构的示例(实施例2)的图示；图14A到14D是用于描述半导体器件的制造工艺(实施例2)的截面图；图15A到15D是用于描述制造工艺(实施例2)的截面图；图16A到16C是用于描述制造工艺(实施例2)的截面图；图17A到17C是用于描述制造工艺(实施例2)的截面图；图18A和18B是用于描述制造工艺(实施例2)的截面图；图19A和19B是用于描述制造工艺(实施例2)的截面图；以及图20A和20B是用于描述制造工艺(实施例2)的截面图。
具体实施例方式实施方式以下将参考附图描述本发明的实施方式和实施例。然而，本发明可以许多不同方式实现，且本领域技术人员容易理解在此公开的方式可以各种方式修改而不背离本发明的精神和范围。因此，本发明不应被解释为限制于以下将给出的各实施方式和实施例的描述。<嵌有半导体器件的纸的结构>首先，描述了嵌有半导体器件的纸的结构。在此说明书中，作为半导体器件，包括无线通信装置并设置有RFID功能的半导体器件被作为示例并描述。图IA是嵌有半导体器件的纸的示意性外部视图，而图IB是沿虚线a-b的图IA的示图的示意性截面图。图IC示出半导体器件的示意性俯视图结构。如图IA所示，半导体器件1嵌在纸2中。该半导体器件1包括用于执行无线通信的电路。半导体器件1可被制成起RF标签作用。如图IC所示，半导体器件1包括用于接收和传输信号的天线11、以及其中集成有诸如分析由天线11接收的信号的电路以及从所接收的信号生成电源的电路之类各种电路的电路部分12。如图IB所示，电路部分12的底部(底面)由柔性基片13支承，而其上表面由密封层14和天线11 一起密封。<半导体器件1的结构>参考图2到图5D描述半导体器件1的结构和制造方法。图2是半导体器件1的示意性截面图，而图3是描述半导体器件1的外观结构的示图。图4A到5D是示出半导体器件1的制造方法的截面图。在半导体器件1中，其中电路部分12和连接到电路部分12的天线11堆叠的元件层21、以及密封元件层21的表面的密封层14在柔性基片13上堆叠。即，元件层21具有被柔性基片13和密封层14夹在中间的结构。在电路部分12中，集成有分别使用薄膜晶体管(以下称为“TFT”)的电路。在图 2中，为方便起见，电路部分12通过两个顶栅薄膜晶体管的截面图来示出。堆叠在柔性基片 13上的元件层21和密封层14的堆叠层结构(以下称为“叠层体22”)是从在制造期间使
6用的衬底转移到柔性基片13的结构。元件层21通过薄膜晶体管的制造工艺制造。元件层21的侧面由包括在制造天线 11和电路部分12时形成的绝缘膜23到沈的叠层膜制成。如图3所示，在元件层21中，天线11的底部(为方便起见，在元件层21形成时伸到更低侧的表面被称为底部)和电路部分12受柔性基片13保护，上表面由密封层14密封，且侧面由包括绝缘膜23到沈的叠层膜覆盖。通过具有这种叠层结构的半导体器件1，半导体器件1在保证强度和耐水性的同时是薄且柔性的。以下参考图4A到5D的截面图描述半导体器件1的制造方法。<半导体器件1的制造方法>制备用于制造元件层21的衬底31。对于衬底31，选择具有制造薄膜晶体管时必须的刚性和足够耐受加工温度的耐热性的衬底。例如，作为衬底31，可使用玻璃衬底、石英衬底、硅衬底、金属衬底或不锈钢衬底。剥离层32在衬底31的表面上形成。剥离层32是为使叠层体22从衬底31剥离而形成的层。形成薄膜晶体管的基底绝缘膜的绝缘膜23在剥离层32的表面上形成。绝缘膜23可使用从氧化硅、氮化硅、氮氧化硅(SiOxNy)、类金刚石碳、氮化铝(AlN)等之类中选出的材料形成为单层膜或多层膜，以防止污染电路部分12。这种膜可通过CVD法或溅射法形成(参见图4A)。半导体膜33在绝缘膜23上形成，且形成覆盖半导体膜33的绝缘膜24 (参见图 4B)。半导体膜33是其中形成有TFT的沟道形成区和杂质区的半导体层。在此实施方式中， 因为TFT具有顶栅结构，所以绝缘膜M起栅极绝缘膜的作用。绝缘膜M可以是氧化硅或氮氧化硅(SiOxNy)的单层膜或它们的多层膜，且厚度在大于等于IOnm且小于等于60nm的范围内。这些绝缘膜可通过CVD法或溅射法形成。半导体膜33可由硅、锗、或硅和锗的化合物(硅-锗)形成。优选结晶半导体膜被用作半导体膜33以形成具有高场效应迁移率的TFT。为了形成结晶半导体膜，可形成非晶半导体膜，然后该非晶半导体膜可用光能或热能结晶。例如，非晶硅膜可通过使用用氢稀释的硅烷(SiH4)源气的CVD法来形成。它还可通过使用包括硅的靶的溅射方法形成。非晶锗膜可通过使用用氢稀释的锗烷(GeH4)源气的 CVD法、或通过使用包括锗的靶的溅射法来形成。此外，非晶硅锗膜可通过使用以预定比率混合的且用氢稀释的硅烷(SiH4)气体和锗烷(GeH4)气体的源气的CVD法、或通过使用硅和锗两种类型的靶的溅射方法形成。在通过CVD法形成膜时，氦气、氟气、或氩(Ar)、氪(Kr)、氖(Ne)等稀有气体可代替氢气被添加到源气。此外，Si2H6, SiH2Cl2, SiHCl3、SiCl4, SiF4等可代替硅烷(SiH4)气体被用作源气。更进一步地，通过使用任何上述源气的等离子体CVD法，结晶半导体膜可在绝缘膜23上形成。作为一种使非晶半导体膜结晶化的方法，可给出用激光辐射的方法、用红外辐射或类似的辐射的方法、在电炉中加热的方法、添加促进半导体结晶化的元素且然后为结晶化加热的方法或类似方法。作为用于结晶化的激光束，可使用来自连续波激光器(CW激光器)或脉冲振荡激光器(脉冲激光器)的激光束。作为利于结晶化的气体激光器，给出Ar激光器、Kr激光器、受激准分子激光器等。作为固态激光器，给出玻璃激光器；红宝石激光器；翠绿宝石激光器；钛兰宝石激光器；使用YAG、YVO4, YA103、GdVO4、镁橄榄石(Ife2SiO4)、或包含掺杂物 (例如Nd、Yb, Cr、Ti、Ho、Er、Tm或Ta)的类似物等的晶体作为介质的激光器等。非晶半导体可通过不仅用由这些激光器发射的光束的基波，还可以用其二次到四次谐波的辐照来结晶化。例如，可使用Nd: YVO4激光器(基波1064nm)的二次谐波(532nm) 或三次谐波(355nm)。激光器的能量密度需要在大于等于0. OlMW/平方厘米且小于等于 100MW/平方厘米的范围内，优选在大于等于0. IMW/平方厘米且小于等于IOMW/平方厘米的范围内。扫描速度可以在大于等于10厘米/秒且小于等于200厘米/秒的范围内。使用前述YAG或类似物的晶体作为介质的固态激光器、氩离子激光器、以及钛兰宝石激光器可连续地振荡。通过Q开关操作、锁模等，在IOMHz或更高重复率上的脉冲振荡也是可能的。当激光束在IOMHz或更高的重复率振荡时，在半导体膜由激光束熔化且然后再次硬化时，该半导体膜受后续脉冲辐射。与使用具有低重复率的脉冲激光器时相反，通过扫描激光束，由激光束辐射引起的固液界面可被连续地移动；从而可获得沿扫描方向生长较长的晶粒。更进一步地，代替激光器，通过将灯作为光源使用红外光、可见光、或紫外光的辐射，非晶半导体膜也可被结晶化。在此情况下，可使用红外光、可见光和紫外光或其组合。 在此情况下，作为灯，通常使用卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯。灯的光照时间为大于等于1且小于等于60秒，优选大于等于30且小于等于60秒，且用灯的光辐射被执行大于等于1小于等于10次，优选执行大于等于2且小于等于6次。灯的光发射强度根据非晶半导体的材料、膜厚等适当设置，例如半导体膜在大于等于600°C且小于等于1000°C的加热温度下被即时加热。使用促进非晶半导体膜的结晶化的元素的一种结晶化方法对使非晶硅膜结晶有利。通过将促进结晶化的元素引入非晶硅膜、然后使该非晶硅膜受到激光束辐射或500°C 600°C的热处理，可获得在晶界具有高连续性晶粒的晶体硅。作为促进硅结晶化的元素，可使用从铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、钼(Pt)、铜 (Cu)和金(Au)中选出的一种或多种元素。对将这些元素引入非晶硅膜的方法没有特别限制，只要它是可使元素存在于非晶硅膜的表面或非晶硅膜的内部的技术即可。例如，可使用溅射法、CVD法、等离子体处理法 (例如等离子体CVD法)、吸附法、或涂敷金属盐溶液的方法。在这些方法之中，使用溶液的方法是便利的，且调整要被引入非晶硅膜的元素的浓度是容易的。在涂敷溶液时，非晶硅膜的表面的浸润性被优选改进，以使溶液能涂在非晶硅膜的整个表面上。为改进浸润性，在非晶硅膜的表面上形成具有IOnm或更小的膜厚的极薄氧化物膜是合乎需要的。为形成极薄的氧化物膜，可执行在氧气氛中的UV光辐射、根据热氧化方法的处理、使用过氧化氢的处理、使用含羟基的臭氧水的处理等。因为用于结晶化的元素劣化诸如TFT之类的元件的特性，所以被引入的元素在结晶化之后被合乎需要地从硅膜中去除。以下描述其方法。首先，通过用含臭氧的水溶液(通称为臭氧水)处理结晶硅膜的表面，包括氧化物膜(称为化学氧化物)的阻挡层以大于等于Inm且小于等于IOnm的膜厚在结晶半导体膜上形成。该阻挡层在只有吸杂层(getting layer)于稍后步骤中被选择性去除时起蚀刻终止层作用。
接着，含稀有气体元素的吸杂层在阻挡层上作为吸杂地点形成。在此，含稀有气体元素的半导体膜通过CVD法或溅射法形成为吸杂层。在吸杂层形成时，溅射的条件被适当地调整，以使稀有气体元素被添加到吸杂层。作为稀有气体元素，可使用从氦(He)、氖 (Ne)、氩(Ar)、氪(Kr)和氙(Xe)中选出的一种或多种。注意在吸杂时因为金属元素(例如镍)趋于移动到具有高氧浓度的区，所以吸杂层的氧浓度合乎需要地例如是5X IO18HT3或更大。随后，晶体硅膜、阻挡层、和吸杂层进行热处理(例如加热处理或用诸如激光束之类的强光的辐射处理等)以执行所引入元素(例如镍)的吸杂，元素从晶体硅膜中被去除， 且晶体硅膜中元素的浓度被降低。如图4C所示，第一导电层34在绝缘膜M上形成。在此，只有TFT的栅电极在图中被示为第一导电层34。此外，杂质被添加到半导体膜33以形成起源极区或漏极区作用的 η型或ρ型杂质区35。杂质的添加可在形成第一导电层34之前或之后完成。替换地，它可既在形成第一导电层34之前又可在其之后完成。通过所形成的杂质区35，沟道形成区36 也在半导体膜33中形成。形成第一导电层34的导电膜可以是单层导电膜或多层导电膜。对于导电膜，例如可使用包括含有从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)和铬(Cr)中选出的元素的金属的膜；包括组合这些元素的合金的膜；或包括该元素的氮化物的膜。此外，可使用通过添加磷等作为掺杂剂而获得导电性的锗、硅、硅和锗的化合物或类似物。例如，第一导电层34可由包括第一层中的氮化钽(TaN)和第二层中的钨(W)的多层膜形成。这些导电膜可通过溅射法、蒸镀法、CVD法等形成。如图4D所示，绝缘膜25在衬底31的整个表面上形成。第二导电层37在绝缘膜 25上形成。绝缘膜25是使第一导电层34与第二导电层37分离的夹层膜。作为绝缘膜25， 可使用氧化硅、氮化硅、氧氮化硅(SiOxNy)等的无机绝缘膜。此外，可使用聚酰亚胺、丙烯酸等的有机树脂膜或含硅氧烷的膜。有机树脂可以是光敏或非光敏的。绝缘膜25可以是这些绝缘材料的单层结构或其多层结构。例如，第一层是含氮化硅的无机绝缘膜，而第二层是聚酰亚胺等的有机树脂膜。注意，硅氧烷是具有包括硅(Si)和氧(0)之间的键合的骨架结构的材料，且有机基团(例如烷基或芳(族)烃)可被用作替代物。更进一步地，含氟基团可被包括在替代物中。如图4D所示，第二导电层37形成电路部分12的布线、电极等。在此，只有连接到 TFT的布线以及用于使天线11与电路部分12连接的端子部分在图中示出。此外，在形成第二导电层37之前，接触孔在绝缘膜M和25中形成以使第二导电层37与第一导电层34以及更低层中的半导体膜33连接。第二导电层37可以是单层导电膜或多层导电膜。例如包括含有从钽(Ta)、钨(W)、 钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)和铬(Cr)中选出的元素的金属的膜；包括组合这些元素的合金的膜；或包括该元素的氮化物的膜可被用作导电膜。如图4Ε所示，绝缘膜沈被形成以将天线11堆叠在电路部分12上。绝缘膜沈优选形成为平坦膜，且平坦表面可通过消除由电路部分12引起的不均勻性来形成。因此，优选使用含硅氧烷的膜，或聚酰亚胺、丙烯酸等的有机树脂膜，其可通过涂敷或印刷材料且然后固化此材料来形成。此外，代替单层结构，绝缘膜沈可具有多层结构，其中有机树脂膜或
9类似物作为上层而氧化硅、氮化硅、氧氮化硅(SiOxNy)或类似物的无机绝缘膜作为下层。因此，电路部分12形成于元件层21中。注意，在电路部分12中，电阻器、电容器等与TFT同时制造。电路部分12的厚度可形成为较薄，约3μπι 5μπι。注意，电路部分 12中的TFT的结构不限于图4Ε中的结构。例如，电路部分12中的TFT可具有对一个半导体层设置多个栅极的多栅极结构。此外，类似低浓度杂质区的高电阻区可与半导体层中的沟道形成区相邻地形成。更进一步地，该结构可以是底栅结构而不是顶栅结构。如图4F所示，天线11在绝缘膜沈上形成。天线11可通过一种通过溅射法或蒸镀法形成导电膜且然后通过蚀刻将该导电膜加工成所需形状的方法、或通过一种诸如丝网印刷法或液滴放电法之类的不使用蚀刻的方法形成。更薄的天线11可通过前面的方法制造。对于天线11，可使用铜、银、金、铝、钛等。制造方法不受特别限制，且可使用溅射法、丝网印刷法、液滴放电法等。在形成天线11之后，如图4F所示，密封层14形成用于密封元件层21的表面。密封层14被形成以在之后所述的剥离步骤中抑制对元件层的损伤，并在造纸工艺中保护元件层。对于密封层14，优选选择其形成方法较为便利的材料。作为伸到所有这些要求的材料，树脂被优选用来形成密封层14。作为用作密封层14的树脂，例如诸如热固树脂、或光固化树脂(UV固化树脂、可见光固化树脂)之类的树脂是优选的，且环氧树脂可被用作树脂材料。通过将环氧树脂用作密封层14，密封层14的表面的平坦性被改进，对元件层21的损伤可被抑制，且该元件层可在稍后的剥离步骤或造纸步骤中被保护免于灰尘等。因此，完成了使用衬底31制造叠层体22。注意，虽然在附图中只示出一个天线11 和一个电路部分12，但是实际上许多天线11和电路部分12在衬底31上同时制造。然后，叠层体22被转移到柔性基片13上，半导体器件1完成。参考图5Α 5D描述以下步骤。首先，如图5Α所示，形成开口部分40以使叠层体22与衬底31分离。开口部分40 被形成为伸到剥离层32或穿透剥离层32。作为开口部分40的形成方法，可采用其中用切片机、线状锯等物理切割叠层体22的方法；其中通过使用激光束辐射的激光消融切割叠层体22的方法；或其中通过蚀刻形成开口部分40的方法。在这些方法中，通过激光消融的切割方法是优选的，因为相比其他方法其对天线11和电路部分12损伤较小。此外，通过形成开口部分40，形成叠层体22的侧面(侧面的结构参考图3)。如图 3所示，叠层体22的侧面由在制造元件层21时形成的绝缘膜23 沈的叠层膜、以及密封层14构成。此外，因为叠层体22与密封层14 一起被切割，所以由绝缘膜23 沈构成的叠层膜的侧面可形成为与密封层14的侧面对准。接着，如图5Β所示，支承基片41被附连到密封层14的上表面。支承基片41是用于支承叠层体22直到叠层体22被转移到柔性基片13的基片。因此，可容易地从叠层体22 去除的基片被选择用于支承基片41。例如，对于支承基片41，可使用具有其中粘附性在正常状态下是强的、而在施加热或用光辐射时变弱的特性的基片。例如，可使用通过加热其粘附性变弱的热剥离带、通过紫外线辐射其粘附性变弱的UV剥离带等。替换地，可使用在正常状态下具有弱粘附性的弱粘附带等。然后，剥离层32内部的或者剥离层32和与其接触的层之间的界面处的分子的键合力被削弱。因此，通过将力施加到支承基片41，叠层体22可与衬底31分离。作为削弱剥离层32内部的分子的键合力等的方法，有一种预先在剥离层32内形成元素的键合力较弱的部分的方法、或者一种形成剥离层32且然后处理它以使分子的键合力变弱的方法。在前一种方法中，金属层(Ti、Al、Ta、W、Mo、Cu、Cr、Nd、Fe、Ni、Co、Ru、Rh、Pd、Os、
Ir)被形成为剥离层，然后金属层的氧化物层被堆叠到其上。结果，可形成原子的键合力较弱的部分。氧化物层可通过氧化金属层的表面形成。例如，通过执行热氧化处理，氧等离子体处理、使用诸如臭氧水之类的具有强氧化力的溶液的氧化处理等，可形成氧化物层。更进一步地，金属层的表面还可通过在金属层的表面上形成诸如氧化硅或氧氮化硅之类的含氧的绝缘膜来氧化。作为在形成剥离层32之后削弱分子的键合力的后一方法，有使用激光束辐射的方法。例如，含氢的非晶硅被用作剥离层32。通过用激光束辐照非晶硅，空隙因为所含氢被释放而形成，这可削弱剥离层32。此外，可采用其中剥离层32进行湿法刻蚀或干法刻蚀的方法。在此情况下，剥离层32可由诸如W、Mo、Nb或Ti之类的金属；其合金；其金属化合物(例如氧化物或氮化物)； 硅等形成。更进一步地，含卤素的氟化物的气体或液体可被用作蚀刻剂。例如，给出三氟化氯(ClF3)、三氯化氮(Nf3)、三氟化溴(BrF3)、以及氟化氢(HF)。注意，在附连支承基片41之前在剥离层32上执行蚀刻处理。更进一步地，通过形成如图5A所示的开口部分40，密封层(树脂层)14的收缩力被施加到剥离层32，这可促进剥离层32和绝缘膜23之间的界面上或剥离层32内部的剥
1 O由硅晶片制成的IC芯片通过在硅晶片上形成多个集成电路、切割硅晶片以形成多个IC芯片、然后用模制剂密封各个IC芯片形成。另一方面，在本发明中，叠层体22在其被切割成各个射频标签之前用密封层14密封。这是因为密封层14在划分叠层体22时起保护层的作用，并且因为触发通过一起切割元件层21和密封层14来形成以从衬底31剥离叠层体22。以此方式一起划分元件层21和密封层14是本发明的关键点之一。叠层体22的侧面的结构是这种工艺的结果，且叠层体22的侧面是在切割密封层 14和元件层21时形成的表面，且该表面形成为使元件层21的侧面和密封层14的侧面相互对准。此外，作为形成开口部分40的结果，叠层体22的侧面由在制造天线11和电路部分 12时形成的绝缘膜23 沈的叠层膜、以及密封层14形成。通过这些叠层膜，天线11和电路部分12被保护免受震动和湿气。如图5C所示，通过使衬底31与叠层体22分离，形成被划分以使各个半导体器件 1相互分离的叠层体22。随后，如图5D所示，柔性基片13被固定到衬底31从中剥离的叠层体22的底部(元件层21的底部)。柔性基片13具有基膜和粘附层的叠层结构。基膜由树脂材料(诸如聚酯、聚丙烯、聚氯乙烯、聚苯乙烯、聚丙烯腈、聚对苯二甲酸乙二醇酯或聚酰胺)制成。对于有粘附性的合成树脂膜，可使用丙烯酸(类)树脂、环氧树脂、醋酸乙烯树脂、乙烯共聚物树脂、聚氨基甲酸酯树脂等。在这些中，优先选择热塑树脂、固化树脂、或通过UV光或可见光辐射固化的光固化树脂。
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最后，支承基片41被剥离叠层体22。因此，完成了图2和3中所示的半导体器件 1。如图3所示，半导体器件1的上表面受密封层14的保护。通过提供密封层14，由柔性基片13提供的保护不是必须的，因为它与底部在一起。因此，半导体器件1容易制薄。密封层14的厚度被制成使其比天线11的厚度至少约厚20% 30%。密封层14具有足以保护天线11和电路部分12的机械强度，并且保证半导体器件1的上表面的平滑度。更进一步地，半导体器件1的底部被柔性基片13覆盖。柔性基片13具有平滑从中去除在制造叠层体22时使用的衬底31的平滑叠层体22的表面的功能。对于柔性基片 13，可使用具有2ym或更大厚度的基膜的薄基片，带有基膜的柔性基片13的总厚度(基膜和粘附层的总厚度)小于或等于20 μ m。注意，可用二氧化硅(硅石)粉末涂覆柔性基片13的基膜的表面。通过用二氧化硅粉末涂覆表面，即使在高温和高湿环境中也可维持防水性质。此外，可用诸如铟锡氧化物之类的导电材料涂覆基膜的表面。通过该涂覆材料，可防止基膜上的电荷积累，且电路部分12可被保护免于静电。更进一步地，可用主要含碳的材料(例如类金刚石碳)涂覆表面。 通过涂覆强度被增大，这可抑制半导体器件的劣化或毁坏。叠层体22的侧面由包括在制造叠层体22时形成的绝缘膜23 沈的叠层膜、以及密封层14的叠层膜形成。即通过用柔性基片13、绝缘膜23 沈、密封层14构成半导体器件1的表面，可保证造纸工艺中半导体器件1必需的机械强度和耐水性，并且将半导体器件1做薄，如小于或等于30 μ m。在本发明人的研究中，已成功使用包括薄膜晶体管的电路制造具有30 μ m或更小厚度的柔性半导体器件1。注意，半导体器件1的机械强度和耐水性可通过将另一柔性基片13附连到密封层 14的上表面改进。图6A和6B是示出这种结构的示例的半导体器件1的截面图。如图6A 所示，以与将柔性基片13附连到元件层21的底部类似的方式，柔性基片13A被设置在密封层14的上表面。此外，如图6B所示，不但叠层体22的下表面和上表面而且叠层体22的侧面都可使用一对柔性基片13B和13C被密封。以与柔性基片13类似的方式，对于柔性基片13A、13B、13C中的每一个，可使用具有2μπι或更大厚度的基膜的薄基片，带有该基膜的柔性基片的总厚度(基膜和粘附层的总厚度)小于或等于20 μ m。通过选择具有这样厚度的柔性基片，即使在使用两个柔性基片时，半导体器件1的厚度可被制成50 μ m或更小，或甚至更薄，如40 μ m以内或更小。注意，图IA到IC中所示的半导体器件1的天线11是螺旋形结构的天线，但是可使用其他结构的天线。例如，可使用如图7A所示的诸如偶极天线的线性形状的天线IlA0 此外，如图7B所示，可使用是平面矩形固体的天线IlB (诸如贴片天线之类)。更进一步地， 可使用如图7C所示的带状形状的天线11C。根据半导体器件1的通信范围等适当选择天线的长度、形状、大小等。〈纸的制造方法〉其次，参考图8A 8D所示的截面图描述一种将半导体器件1嵌入纸的方法。此实施例的纸被形成为多层纸，且半导体器件1被嵌入在纸层和纸层之间。首先，制备溶解于水的纸浆的纸材料。该纸材料被均勻搅和、然后被排出以形成湿纸幅51(参见图8A)。为改进夹层强度，诸如酯化的磷酸盐浆粉之类的浆粉；阳离子聚丙烯酰胺等被喷洒在湿纸幅51的一个表面。随后，半导体器件1被放置在用作为夹层增强剂的浆粉等喷洒过的表面上(参见图8B)。注意，虽然在图8A 8D中，示出其中一个半导体器件1被嵌入在一片纸中的示例，但是多个半导体器件1可被嵌在一片纸中。分开制备的湿纸幅52被放置在湿纸幅51上，并且湿纸幅51和52被一起施压并相互附连。半导体器件1的表面是亲水的，以使半导体器件1装在湿纸幅51和52之间是合乎需要的。因此，优选密封层14的表面进行等离子体处理、电晕处理等，以使该表面被修改成具有亲水性质或改进亲水性质。可在切割叠层体22之前或之后执行密封层14的表面的处理。通过在湿纸幅51和52被一起施压之后对它们进行干燥，形成其中半导体器件1 被嵌在纸层53和纸层M之间的纸2。注意，因为半导体器件1的天线11和电路部分12的导电层分别由具有高反射率的材料制成，所以在纸2的颜色为白色的或在纸2较薄时，会注意到被嵌入的半导体器件1是突出的。为使半导体器件1不突出，天线11的表面或导电层的表面被做成不均勻的。由于天线11的表面或导电层的表面的不均勻性，光在表面上被不规则地反射，且表面似白色且混浊的；因此，预期半导体器件1不突出的效果。例如，在铝被加热时，其表面变得不均勻。注意虽然在图8A 8D中，纸2是具有两层的多层纸，但纸2可以是具有三个或更多个层的多层纸。对于在纸中嵌入半导体器件1的方法，优选采用制造多层纸的方法。这是因为控制半导体器件1被嵌入的位置是容易的。例如，在根据专利文献2的半导体器件 1被浸在溶解于水的纸原料的方法中，在厚度方向上控制位置是困难的，且为了在厚度方向上控制位置，有必要平衡半导体器件1的比重和纸的秤量，这使得在各类纸中嵌入射频标签变得困难。另一方面，在多层造纸中，不存在在厚度方向上控制位置的问题。<半导体器件1的电路结构示例1>其次，描述半导体器件1的电路结构示例。图9示出半导体器件1的电路框图。图9中的半导体器件1符合国际标准化组织的ISO 15693的规范，且它是邻近型、 并具有13. 56MHz的通信信号频率。此外，接收只响应数据读取指令，传输中的数据传输速率约为13kHz，且曼彻斯特码被用作数据编码格式。半导体器件1的电路部分12被粗略地分成电源部分60和信号处理部分61。电源部分60包括整流电路62和存储电容器63。整流电路62对由天线11接收的载波整流并生成直流电压。存储电容器63平滑由整流电路62生成的直流电压。在电源部分60中生成的直流电压被作为电源电压提供给信号处理部分61的各个电路。信号处理部分61包括解调电路64、时钟发生/校正电路65、识别/确定电路66、 存储控制器67、掩模型只读存储器(ROM) 68、编码电路69、以及调制电路70。解调电路64是解调由天线11接收的信号的电路。在解调电路64中被解调的所接收信号被输入到时钟发生/校正电路65以及识别/确认电路66。时钟发生/校正电路65生成运行信号处理部分61所必需的时钟信号，并且还具有校正时钟信号的功能。例如，时钟发生/校正电路65包括压控振荡电路(以下称为“VC0 电路”)，并将来自VCO电路的输出转变成反馈信号，与所提供信号做相位比较，并通过负反馈调整输出信号，以使反馈信号和被输入信号分别处在某个相位。识别/确定电路66识别并确定指令代码。被识别/确定电路66识别并确定的指令代码是帧结尾(EOF)信号、帧起始(SOF)信号、标记、命令代码、掩码长度、掩码值等。此外，识别/确定电路66具有标识传输误差的循环冗余码校验(CRC)功能。存储控制器67基于由识别/确定电路66处理的信号从掩模型ROM 68读取数据。 此外，ID等被存储在掩模型ROM 68内。通过安装掩模型R0M68，半导体器件1被形成为专用于读取，以使复制或伪造变得不可能。具有防伪效果的纸可通过将专用于读取的半导体器件1嵌入纸中来提供。编码电路69对由存储控制器67从掩模型ROM 68中读取的数据进行编码。经编码的数据在调制电路70中被调制。在调制电路70中被调制的数据从天线11作为载波传输。<半导体器件1的电路结构示例2>描述半导体器件1的不同电路结构示例。在此，描述设置有密码功能的半导体器件1的电路结构示例。图10是半导体器件1的电路框图。半导体器件1包括天线11和电路部分12。此电路部分12被主要分成运算电路 80和模拟部分81。运算电路80包括CPU 82、ROM 83、RAM 84和控制器85。此外，控制器 85包括CPU接口(以下称为CPUIF)76、控制寄存器77、代码提取电路78和编码电路79。模拟部分81包括天线11、谐振电路88、电源电路89、复位电路90、时钟发生电路 91、解调电路92、调制电路93和电源管理电路94。在接收信号96被天线11接收后，接收信号96由解调电路92解调。此外，在发送信号97被调制电路93调制后，发送信号97由天线11发送。在半导体器件1被置于由通信信号形成的磁场中时，感应电动势由天线11和谐振电路88生成。感应电动势被电源电路89的电容器存储，且该电容器还稳定感应电动势的电势。然后，感应电动势被作为电源电压提供给电路部分12的各个电路。复位电路90生成整个半导体器件1的初始复位信号。例如，复位电路90生成在电源电压增大之后升高的信号作为复位信号。时钟发生电路91根据由电源管理电路94生成的控制信号改变时钟信号的频率和占空比。解调电路92从ASK法的接收信号96的振幅的波动中检测表示“0”或“1”的接收数据98。解调电路92可由例如低通滤波器构成。调制电路93是调制发送数据99的电路。调制电路93通过使发送数据99的振幅波动将发送数据99转变成ASK法的发送信号。例如，在发送数据99是“0”时，通过改变谐振电路88的谐振点来改变振幅。电源管理电路94监控由电源电路89提供给运算电路80的电源电压或运算电路 80中的电流消耗，并在时钟发生电路91中生成控制信号用于改变时钟信号的频率和占空比。其次，通过描述半导体器件1的运行描述运算电路80的结构。包含密文数据96a的接收信号96从读取器/写入器发送。在由天线11接收的接收信号96在解调电路92中被解调后，接收信号96在代码提取电路78内被分解成控制命令、密文数据等，且然后被存储在控制寄存器77中。控制命令是例如指定唯一 ID号、运行的中断、解密等的指定半导体器件1的响应的数据。在此，控制命令是解密命令。然后，在运算电路80中，CPU 82根据存储在ROM 83中的密码解密程序使用预先
14存储在ROM 83中的密钥83a解密(解码)密文。被解码的密文(经解码文本)被存储在控制寄存器77中。此时，RAM 84被用作数据存储区。CPU 82经由CPUIF 76访问ROM 83、 RAM 84和控制寄存器77。CPUIF 76具有根据由CPU 82请求的地址生成到ROM 83,RAM 84 和控制寄存器77中任一个的访问信号的功能。最后，发送数据99从编码电路79中的解码文本中生成，发送数据99在调制电路 93中被调制，且包含经解码文本数据97a的发送信号97从天线11发送到读取器/写入器。虽然由软件进行处理的方法被描述成运算电路80的运算方法，但最适合的运算方法可根据目的选择，且运算电路80可基于该方法形成。例如，作为运算方法，通过硬件的运算处理方法和既通过硬件又通过软件的运算处理方法可被认为是替换方法。由软件进行处理的方法是其中运算电路80如图10所示地由CPU和大规模存储器构成、且程序由CPU执行的方法。在由硬件进行处理的方法中，运算电路80可由专用电路构成。在既由硬件又由软件进行处理的方法中，运算电路80可由专用电路、CPU、存储器构成，且运算过程的一部分可在专用电路中完成而运算过程的其它部分可通过在CPU中执行程序来完成。防止数据泄漏给第三方的效果可通过加密发送和接收数据来对图10的半导体器件1改进。此外，通过包括CPU，半导体器件1可通过改变例如在CPU中执行的程序来变成多功能。<嵌有半导体器件的纸的用途示例>本发明的嵌有半导体器件的纸可被用作各种纸介质。特别地，通过使用其中如果企图从纸中取出射频标签，则其证据被留在纸上的特性，本发明的纸可用作各种必需防伪的纸介质。纸介质例如是纸币、户口簿、居留证件、护照、执照、身份证、会员证、手写鉴定意见、患者登记卡、通行证、期票、支票、运货证、货单、仓库凭单、股票、债券、礼券、票、典契等。此外，通过实现本发明，优质纸、喷墨印刷用纸等可起防伪用纸的作用。例如，本发明的纸可被应用于诸如合同和规范文件之类的机密信息被写入其中的各种文件。此外，通过实现本发明，许多信息、比在纸介质上视觉所示信息更多的信息可被保存在纸介质中。因此，通过将本发明的纸应用于产品标签等，可实现产品管理的电子系统或防止产品偷窃。以下参考图IlA IlE描述根据本发明的纸的各用途示例。图IlA是使用本发明的嵌有半导体器件1的纸的无记名债券111的示例。无记名债券111包括邮票、诸如门票之类的票、礼券、购书券、文具券、酒券、米券、各种礼品券、各种服务券等，但是当然无记名债券111不限于此。此外，图IlB是使用本发明的嵌有半导体器件1的纸的证书112的示例(例如居住证或户口簿)。图IlC是将本发明的纸用作标签的示例。标签(ID贴纸)114由在标签基片(单独纸)113上嵌有半导体器件1的纸形成。标签114被储存在盒子115内。在标签114上，印刷有关于产品或服务的信息(诸如产品名称、品牌、商标、商标所有人、销售方或制造商)。 此外，因为产品唯一的ID号(或产品分类)被存储在半导体器件1内，所以可容易地发现诸如商标权或专利权之类的知识产权的伪造、侵犯以及诸如不公平竞争之类的非法活动。半导体器件1可被输入大量无法全部被写在容器上或产品的标签上的信息，诸如产品的生产地区、销售地区、质量、原料、效果、用途、数量、形状、价格、生产方法、使用方法、生产时间、 使用时间、产品有效期、使用手册、以及与产品有关的知识产权信息。因此，交易者或消费者可使用简单的读取器访问这些信息。更进一步地，信息可在生产者侧上被容易地重写、擦除等，但不能在交易者或消费者侧上被重写、擦除等。图IlD示出由嵌有半导体器件1的纸形成的标签116。通过用嵌有半导体器件1 的纸制造标签，可相比使用塑料框架的常规ID标签更便宜地制造标签。此外，如果产品使用纸，则通过使用本发明的纸可整体形成产品和ID标签。这样的示例在图IlE中示出。图 IlE示出使用本发明的纸作为封面的书117，且半导体器件1被嵌入封面。通过将使用本发明的纸的标签114或标签116附连到产品，或通过使用本发明的纸制造产品，产品管理会变得容易。例如，在产品被偷走后，可通过跟随产品路线快速发现犯罪者。在此方式中，通过针对ID标签使用本发明的纸，产品原料的历史管理、生产地区、 制造和加工、配销、销售等、以及跟踪调查会成为可能。即产品变成可跟踪。此外，通过本发明，可以比从前低的价格弓I入产品的跟踪管理系统。[实施例1]在此实施例中，制造其中半导体器件被嵌入两层纸之间的纸。在此实施例中，制造其半导体器件和纸的厚度相互不同的三种类型的纸。三种类型的纸将被称为纸A、纸B和纸 C。参考图12A和12B描述此实施例的多层纸的制造方法。〈纸A的制造〉制备湿纸幅125和126，以使下层和上层纸层分别具有^g/m2的基本重量。在作为下层的湿纸幅125的上表面上分散酯化的醋酸盐浆粉后，具有50 μ m厚度的半导体器件1 被置于下层湿纸幅125的上表面上，且作为上层的湿纸幅1 被叠层在下层湿纸幅125上。 叠层湿纸幅125和1 被置于压机的载物台(由钢制成)1 上。使用置于湿纸幅126的上表面上的滤纸127，湿纸幅125和湿纸幅1 被放置于压机的载物台1 与压板(由钢制成)1 之间，然后被施压(参见图12A)。施压时间为两分钟且压力为20. 6kPa。受压湿纸幅125和1 在烘干机中在100°C被烘干100秒，制造出由纸层130和纸层131制成的多层纸132(参见图12B)。纸A的不包括半导体器件1的部分的厚度tl是100 μ m，而包括半导体器件1的部分的厚度t2是125 μ m。厚度t2和tl的差异是25μπι。在纸A中，其上没有放置滤纸 127的纸层130的表面被形成为没有不均勻性的平坦表面。纸层131的表面被形成为具有高度平滑度的表面，且半导体器件1上的部分的不均勻性只能通过人的指尖略有感觉。〈纸B的制造〉纸的基本重量是30g/m2，而半导体器件1的厚度是沈μ m。用于制造纸132的其他条件与纸A的条件类似。在与纸A的类似方式中，其上没有放置滤纸127的纸层130的表面没有显示出不均勻性且是平坦的，纸层131的表面被形成为具有高度平滑性的表面， 该表面上由半导体1引起的不均勻性只能通过人的指尖略有感觉。纸B被制成厚于纸A，因为基本重量大于纸A的基本重量。在纸B中，不包括半导体器件1的部分的厚度tl是110 μ m，包括半导体器件1的部分的厚度t2是1 μ m,且厚度t2和tl的差异是19 μ m。因为纸B中的半导体器件1的厚度比纸A中的更薄而纸B的厚度更厚，所以厚度t2和tl之间的差异能比纸A的做得更小。〈纸C的制造〉纸C是比较示例，且除半导体器件1的厚度是135 μ m之外，该纸被在与纸A的条
16件相同的条件下形成。在纸C中，不包括半导体器件1的部分的厚度tl是ΙΟΟμπι，包括半导体器件1的部分的厚度t2是210 μ m，且厚度t2和tl的差异是110 μ m。在纸C的情况下，因为嵌入比纸层130和131 (每层约为50 μ m)厚的半导体器件1，所以存在所引起的厚度与半导体器件1的厚度大致相同的凸出；然而，其上没有放置滤纸127的纸层130的表面上不存在由半导体器件1引起的不均勻性。作为造纸A C的结果，获得以下发现(1) (3)。(1)在施压步骤中，使用诸如钢之类的形状不改变的钢体向相互附连的两层湿纸幅的一个表面直接施压，并且用类似的刚体向另一表面施压，其间插入形状可改变的软物 (在此实施例中是滤纸)，可防止由射频标签引起的不均勻性在刚体直接施压的表面上出现。注意，只要在形状可改变的软物可根据湿纸幅被施压时由射频标签引起的湿纸幅的表面的不均勻性改变其形状，其就是可接受的。在实现本发明时，可使纸幅的一个表面在施压步骤中与在形状不改变的物体接触，可使另一表面与形状可改变的物体接触，且可用一对平板或一对辊子向湿纸幅施压。形状可改变的物体可被固定到平板或辊子之一，或者不这样。(2)在具有两层的多层纸的情况下，如同纸A和纸B —样，通过嵌入厚度与所制纸的厚度tl的1/2厚度大致相同或更薄的、即约纸层的一个层厚度的RF标签，出现另一表面 (用介于其间的软物施压的表面)的不均勻性可以最小化。如果表面上略有不均勻是个问题，则至少一个纸层可被叠层在此表面上以去除不均勻性。(3)通过此实施例，发现在多层纸中可嵌入较薄的、如130 μ m或更薄的射频标签， 而不损失表面的平滑度。如同纸B—样，可使纸的厚度与IlOym —样薄或更薄。此外，发现可制造较薄的、如100 μ m或类似纸A更薄的多层纸。[实施例2]在此实施例中，描述具有30μπι或更小厚度的半导体器件301的制造方法。图13 是此实施例的半导体器件301的示意性截面图。注意，此实施例的半导体器件301的上表面结构与图IC的半导体器件1的类似，且半导体器件301由天线311和电路部分312构成。 注意，在图13中，作为截面结构的一个示例，只有ρ沟道型TFT、n沟道型TFT、电容器、以及到天线311的连接部分被示为电路部分312。在元件层321中，其中集成有各自包括诸如TFT之类的电子元件的电路的电路部分312和天线311被堆叠。元件层321的侧面由稍后描述的在制造元件层321时形成的绝缘膜的叠层膜制成。此外，柔性基片313被附连到元件层321的底部。柔性基片313具有粘附层313a和基膜31 的叠层结构，并且基膜31 用粘附层313a附连到元件层321。元件层321的上表面用密封层314密封。在柔性基片313上，设置有包括元件层321和密封层314的叠层体322。以下参考图13到20B的截面图描述半导体器件301的制造方法。为形成叠层体322，制备玻璃衬底400。首先，剥离层在玻璃衬底400上形成。使用SiH4和N2O作为源气、使用等离子体CVD装置在玻璃衬底400上形成厚度为IOOnm的氧氮化硅膜401。然后，使用溅射装置形成厚度为30nm的钨膜402。然后，使用溅射装置形成厚度为200nm的氧化硅膜403 (参见图14A)。通过形成氧化硅膜403，钨膜402的表面被氧化，且与钨具有弱的分子键合的氧化面上形成。使用这种具有弱键合的部分，叠层体322与玻璃衬底400分离。因为钨膜402对玻璃衬底400具有差的粘附性，所以形成氧氮化硅膜401以在制造叠层体322的同时维持钨膜402的粘附性。注意，氧化硅膜403还可使用CVD装置形成。如图14B所示，两层绝缘膜在氧化硅膜403上形成。对于第一层，使用SiH4、N2O, NH3和压作为源气、使用等离子体CVD装置形成厚度为50nm的氧氮化硅膜404。氧氮化硅膜404的阻挡层性质被改进，从而氮的化合物比率变成40%或更大。对于第二层，使用SiH4 和N2O作为源气、使用等离子体CVD装置形成厚度为IOOnm的氧氮化硅膜405。因为使由晶体硅制成的TFT等的半导体层与氧氮化硅膜405紧密接触，所以使氧氮化硅膜405中的氮的构成比率小于或等于0.5%，从而不发生与半导体层的界面状态。使用SiH4和H2作为源气、使用等离子体CVD装置在氧氮化硅膜405的表面上形成厚度为66nm的非晶硅膜。非晶硅膜受YVO4激光器(532nm波长)的二次谐波辐射并结晶化以形成晶体硅膜406(参见图14C)。在形成晶体硅膜406后，在离子掺杂装置中使用用氢稀释的乙硼烷( )作为掺杂气体将硼添加到整个晶体硅膜406。因为通过结晶化非晶硅获得的晶体硅具有悬空键，所以它不是理想的本征硅，并显示出弱的η型导电率。因此，添加极其少量的ρ型杂质具有使晶体硅膜406成为本征硅的效果。此工艺可按需执行。通过光刻步骤在晶体硅膜406上形成抗蚀膜，并使用该抗蚀膜作为掩模用SiF6和 O2气体蚀刻晶体硅膜406，形成具有预定形状的半导体层407 409，如图14D所示。半导体层407和408分别是其中形成有TFT的沟道形成区、源极区和漏极区的半导体层。半导体层409形成MIS型电容器的电极。如图15Α所示，抗蚀膜R31通过光刻步骤形成，以使η沟道TFT的阈值电压不变成负电压。使用抗蚀膜R31作为掩模，极小量的硼被添加到η沟道TFT的半导体层408。掺杂完成后该抗蚀模R31被去除。如图15Β所示，使用SiH4和N2O作为源气、使用等离子体CVD装置在整个玻璃衬底 400上形成厚度为20nm的氧氮化硅膜410。氧氮化硅膜410是TFT的栅极绝缘膜和电容器的电介质。抗蚀膜R32通过光刻步骤形成。使用用氢稀释的三氢化磷(PH3)作为掺杂气体， 用磷对电容器的半导体层409进行掺杂，并且使用离子掺杂装置在整个半导体层409上形成η型杂质区412(参见图15C)。在掺杂步骤完成时，抗蚀膜R32被去除。接着，用于形成TFT的栅电极的导电层在氧氮化硅膜410上形成(参见图15D)。 形成厚度为30nm的氮化钨(TaN)膜和厚度为370nm的钨(W)膜的叠层膜。氮化物膜和钨膜各自通过溅射装置形成。通过光刻步骤形成抗蚀膜，并且使用蚀刻装置蚀刻前述叠层膜以形成第一导电层413 415。第一导电层413和414各自形成TFT的栅电极或栅极布线， 而第一导电层415形成电容器的一个电极。作为蚀刻装置，使用感应耦合的等离子体蚀刻装置。作为蚀刻剂，(12、3&和&的混合气体被首先用于蚀刻钨膜，且然后被引入处理腔的蚀刻剂被改成仅为Ci2气体，且氮化钨膜被蚀刻。如图16A所示，抗蚀膜R33通过光刻步骤形成。通过离子掺杂装置使用用氢稀释的三氢化磷(PH3)作为掺杂气体将磷添加到半导体层408和409。使用第一导电层414作
18为掩模，η型低浓度杂质区416和417以自对准方式在半导体层408中形成。类似地，使用第一导电层415作为掩模，η型低浓度杂质区418和419以自对准方式在半导体层409中形成。此步骤是用于在η沟道TFT中形成LDD区的步骤。这样做是为了使η型低浓度杂质区416和417中的η型杂质被包含在大于或等于1 X IO16原子/立方厘米且小于或等于 5 X IO18原子/立方厘米的范围内。如图16Β所示，抗蚀膜R34通过光刻步骤形成。使用用氢稀释的乙硼烷(B2H6)作为掺杂气体在掺杂装置中将硼添加到P沟道TFT的半导体层407中。P型高浓度杂质区407a 和407b以自对准方式使用第一导电层413作为掩模在半导体层407中形成。此外，由第一导电层413覆盖的区域以自对准方式形成为沟道形成区407c。掺杂完成后抗蚀模R34被去除。如图16C所示，绝缘层423 425分别在第一导电层413 415附近形成。绝缘层423 425被称为侧壁。首先，使用SiH4和N2O作为源气、使用等离子体CVD装置形成厚度为IOOnm的氧氮化硅膜。接着，使用SiH4和N2O作为源气、使用LPCVD装置形成厚度为200nm的氧化硅膜。然后，通过光刻步骤形成抗蚀膜。使用此抗蚀模，首先上层氧化硅膜进行缓冲氢氟酸的湿法刻蚀。随后，抗蚀膜被去除，并且通过对下层氧氮化硅膜进行干法刻蚀，形成绝缘层423 425。使用此序列步骤，氧氮化硅膜410被蚀刻，且只有第一导电层 413 415下面的各部分和绝缘层423 425被留下。如图17A所示，抗蚀膜R35通过光刻步骤形成。使用离子掺杂装置，使用用氢稀释的三氢化磷(PH3)作为掺杂气体将η型杂质被添加到η沟道TFT的半导体层408以及电容器的半导体层409，从而形成η型高浓度杂质区。在半导体层408中，使用第一导电层414和绝缘层似4作为掩模，η型高浓度杂质区408a和408b以自对准方式形成，且与第一导电层 414重叠的区以自对准方式被设置成沟道形成区408c。此外，在各个η型低浓度杂质区416 和417中的与绝缘层似4重叠的区域被按现状地设置成η型低浓度杂质区408e和408d。以与半导体层408类似的方式，η型高浓度杂质区409a和409b、沟道形成区409c、 以及η型低浓度杂质区409e和409d在半导体层409中形成。抗蚀膜R35被去除，且使用等离子体CVD装置形成厚度为50nm的氧氮化硅膜426， 如图17B所示。作为氧氮化硅膜426的源气，使用SiH4和队0。在形成氧氮化硅膜似6后， 在氮气氛中在550°C进行热处理，以激活添加到半导体层407 409的η型杂质和ρ型杂质。此时，半导体层407 409中的悬空键由氧氮化硅膜426中所含的氢端接。如图17C所示，形成具有两层结构的氧氮化硅膜427。使用等离子体CVD装置，用 SiH4和N2O作为源气，形成下层以具有IOOnm的厚度。使用等离子体CVD装置，用SiH4、N20、 NH3和H2作为源气，形成上层以具有600nm的厚度。通过光刻步骤和干法刻蚀步骤在氧氮化硅膜427和氧氮化硅膜426中形成接触孔。接着，具有四层结构的导电膜在氧氮化硅427上形成。从底部起，钛(Ti)层、氮化钛 (TiN)层、纯铝层以及氮化钛(TiN)层按此顺序分别以60nm、40nm、500nm和IOOnm的厚度堆叠。使用溅射装置形成各层。导电膜通过光刻步骤和干法刻蚀步骤被处理成预定形状以形成第二导电层428 433，如图17C所示。N型高浓度杂质区409a和409b通过第二导电层432连接。形成具有包括沟道形成区409c、氧氮化硅膜410和第一导电层414的叠层结构的MIS型电容器。第二导电层433形成天线311与其连接的端子。如图18A所示，形成聚酰亚胺435。在此，使用光敏聚酰亚胺。使用旋涂器涂敷聚酰亚胺以具有1. 5 μ m厚度。通过显影使用光刻步骤曝光的聚酰亚胺，形成其中形成有接触孔的聚酰亚胺435。在显影后，烘培聚酰亚胺。使用溅射装置在聚酰亚胺435上形成厚度为IOOnm的钛膜。钛膜通过光刻步骤和干法刻蚀步骤被处理成预定形状以形成第三导电层436，如图18A所示。作为形成第三导电层436的导电膜，使用溅射装置形成厚度为IOOnm的钛膜。第三导电层436是用于使天线 311连接到电路部分312的端子(第二导电层43 的凸块。通过以上步骤，形成电路部分 312。如图18B所示，形成聚酰亚胺437。在此，类似于聚酰亚胺435，使用光敏聚酰亚胺通过类似方法形成其中形成有开口部分的聚酰亚胺437。开口部分在其中形成有天线311 的区中形成。如图18B所示，形成天线311。使用蒸镀装置，使用金属掩模蒸镀铝以具有5 μ m厚度，并且形成具有预定形状的天线311。通过上述步骤，在玻璃衬底400上形成元件层321。随后，形成用于密封元件层321的表面的密封层314。通过印刷方法涂敷热固环氧树脂以形成厚度为约15 μ m的密封层314，然后烘培该热固环氧树脂。通过上述步骤，制造出叠层体322。然后，叠层体322被切割以使各个半导体器件301相互分离，并且被切割的叠层体322被转移到单独的柔性基片313。如图19A所示，堆叠在元件层321中的绝缘膜与密封层314 —起通过激光器光辐射去除以形成伸到钨膜402的开口部分439，且叠层体322被划分以使各个半导体器件301 相互分离。在此步骤中，叠层体322的侧面由密封层314以及包括在元件层321中的绝缘膜的叠层膜形成，且侧面可以是密封层314以及绝缘膜的叠层膜相互对准的表面。注意，虽然形成了开口部分439以伸到玻璃衬底400，但是只要开口部分439至少伸到钨膜402就是可接受的。然后，其粘附性通过UV光辐射变弱的UV玻璃带440被固定到密封层314，如图19B 所示。注意，开口部分439的形成成为叠层体322开始从开口部分439的端部、在钨膜402 与其上所形成的氧化钨之间界面处剥落的触发。这被认为是因为通过将树脂(环氧树脂) 用作密封层314，在开口部分439形成时密封层314略有收缩，这施加了力，且具有弱键合的钨膜402剥离。更进一步地，力被施加到UV剥离带440以将叠层体322剥离玻璃衬底 400(参见图20A)。如图20B所示，柔性基片313被附连到叠层体322的钨膜402从其处剥落的底部 (氧化硅膜403的下表面)。在柔性基片313中，厚度为2 μ m的热固环氧树脂被用作粘附层313a，且由PET制成的基片被用作基膜31北。在柔性基片313被附连后，用UV光辐射UV剥离带440，UV剥离带440从密封层 314剥落。通过上述步骤，完成图13所示的半导体器件301。此实施例的半导体器件301的厚度如下。柔性基片313具有6μπι的厚度，元件层 321的其中形成有电路部分312的部分(从氧化硅膜403的下表面到聚酰亚胺435的上表面)具有约3μπι的厚度。此外，天线311具有5μπι的厚度，且密封天线311的密封层314 具有15 μ m的厚度。因此，通过此实施例，半导体器件301的厚度可被做成30 μ m或更小，
20且可薄至约25 μ m。在此实施例中，虽然密封层314的厚度是15 μ m，但是密封层314可被减薄到比5 μ m厚约20%到30%的厚度，该厚度是天线311的厚度(6 μ m或更大且6. 5 μ m 或更小)。 此申请是基于2006年6月沈日向日本专利局提交的日本专利申请S/ N. 2006-175678，其整个内容通过引用结合于此。
标记说明如下
1 半导体器件，2 纸，11 天线，12 电路部分，13 柔性基片，14 密封层，21 元件层， 22 叠层体，23至26 绝缘膜，31 衬底，32 剥离层，33 半导体膜，34 第一导电层，35 杂质区，36 沟道形成区，37 第二导电层，40 开口部分，41 支承基片，51和52 湿纸幅，53 纸层，54 纸层，60 电源部分，61 信号处理部分，62 整流电路，63 存储电容器，64 解调电路，65 时钟发生/校正电路，66 识别/确认电路，67 存储控制器，68 掩模型ROM，69 编码电路，70 调制电路，76 :CPU接口，77 控制寄存器，78 代码提取电路，79 编码电路，80 运算电路，81 模拟部分，82 :CPU，83 :R0M,83a 密钥，84 =RAM,85 控制器，88 谐振电路， 89 电源电路，90 复位电路，91 时钟发生电路，92 解调电路，93 调制电路，94 电源管理电路，96 接收信号，96a 密文数据，97 发送信号，97a 经解码文本数据，98 接收数据，99 发送数据，111 无记名债券，112 证书，113 标签基片，114:标签，115 盒子，116 标签， 117 书，125和126 湿纸幅，127 滤纸，128 载物台，129 压力板，130和131 纸层，132 多层纸，301 半导体器件，311 天线，312 电路部分，313 柔性基片，313a 附连层，313b 基膜，314 密封层，321 元件层，322 叠层体，400 玻璃衬底，401 氧氮化硅膜，402 钨膜， 403 氧化硅膜，404 氧氮化硅膜，405 氧氮化硅膜，406 晶体硅膜，407至409 半导体层， 407a和407b :p型高浓度杂质区，407c 沟道形成区，408a和40 :n型高浓度杂质区，408c 沟道形成区，408d和408e :n型低浓度杂质区，409a和409b :n型高浓度杂质区，409c 沟道形成区，409e和409d:n型低浓度杂质区，410 氧氮化硅膜，412 :n型杂质区，413至415 第一导电层，416至419 :n型低浓度杂质区，423至425 绝缘层，似6 氧氮化硅膜，427 氧氮化硅膜，4 至433 第二导电层，435 聚酰亚胺，436 导电层，437 聚酰亚胺，439 开口部分， 440 =UV剥离带。
权利要求
1.一种包括半导体器件的纸，所述半导体器件包括 柔性基片；以及在所述柔性基片上的叠层体，所述叠层体包括元件层和密封层，所述元件层具有包括晶体管的电路，所述密封层用于密封所述元件层的上表面， 其中所述半导体器件的厚度小于或等于30 μ m。
2.如权利要求1所述的包括半导体器件的纸，其特征在于，所述密封层是树脂层。
3.如权利要求1所述的包括半导体器件的纸，其特征在于，所述晶体管的沟道形成区由结晶半导体制成。
4.如权利要求1所述的包括半导体器件的纸，其特征在于，所述晶体管是薄膜晶体管。
5.如权利要求1所述的包括半导体器件的纸，其特征在于，所述纸是多层纸，且所述半导体器件被嵌在纸层和纸层之间。
6.一种包括半导体器件的纸，所述半导体器件包括 柔性基片；以及在所述柔性基片上的叠层体，所述叠层体包括元件层和密封层，所述元件层具有包括晶体管的电路，所述密封层用于密封所述元件层的上表面，其中所述叠层体的侧表面由所述密封层和在制造所述电路时形成的绝缘膜的叠层膜形成。
7.如权利要求6所述的包括半导体器件的纸，其特征在于，所述密封层是树脂层。
8.如权利要求6所述的包括半导体器件的纸，其特征在于，所述晶体管的沟道形成区由结晶半导体制成。
9.如权利要求6所述的包括半导体器件的纸，其特征在于，所述晶体管是薄膜晶体管。
10.如权利要求6所述的包括半导体器件的纸，其特征在于，所述纸是多层纸，且所述半导体器件被嵌在纸层和纸层之间。
11.一种包括半导体器件的纸，所述半导体器件包括 柔性基片；以及在所述柔性基片上的叠层体，所述叠层体包括元件层和密封层，所述元件层具有包括晶体管的电路，所述密封层用于密封所述元件层的上表面，其中所述元件层的侧表面由在制造所述电路时形成的绝缘膜的叠层膜制成，并且其中所述叠层体的侧表面在一起切割所述元件层和所述密封层以使各个半导体器件相互分离时形成。
12.如权利要求11所述的包括半导体器件的纸，其特征在于，所述密封层是树脂层。
13.如权利要求11所述的包括半导体器件的纸，其特征在于，所述晶体管的沟道形成区由结晶半导体制成。
14.如权利要求11所述的包括半导体器件的纸，其特征在于，所述晶体管是薄膜晶体管。
15.如权利要求11所述的包括半导体器件的纸，其特征在于，所述纸是多层纸，且所述半导体器件被嵌在纸层和纸层之间。
16.一种包括半导体器件的纸，所述半导体器件包括 柔性基片；在所述柔性基片上的元件层，具有包括晶体管的电路；以及堆叠在所述元件层上并密封所述元件层的上表面的密封层，其中所述元件层的侧表面由在制造所述电路时形成的绝缘膜的叠层膜形成，且与所述密封层的侧表面对准。
17.如权利要求16所述的包括半导体器件的纸，其特征在于，所述密封层是树脂层。
18.如权利要求16所述的包括半导体器件的纸，其特征在于，所述晶体管的沟道形成区由结晶半导体制成。
19.如权利要求16所述的包括半导体器件的纸，其特征在于，所述晶体管是薄膜晶体管。
20.如权利要求16所述的包括半导体器件的纸，其特征在于，所述纸是多层纸，且所述半导体器件被嵌在纸层和纸层之间。
21.一种物品，其具有如权利要求1、6、11和16中任一权项所述的纸。
全文摘要
本发明涉及包括半导体器件的纸及具有该纸的物品。实现嵌有能无线通信的半导体器件的纸，其包括该半导体器件的部分的不均匀性不突出，且该纸是薄的，具有小于或等于130μm的厚度。半导体器件设置有电路部分和天线，且该电路部分包括薄膜晶体管。电路部分和天线与在制造期间所用的衬底分离，并介于柔性基片和密封层之间并被保护。该半导体器件可弯曲，且该半导体器件自身的厚度小于或等于30μm。该半导体器件在造纸工艺中被嵌入纸内。
文档编号H01L23/498GK102156901SQ20111007171
公开日2011年8月17日 申请日期2007年6月19日 优先权日2006年6月26日
发明者山田大干, 楠本直人, 荻田香, 道前芳隆, 青山智幸, 高桥秀和 申请人:株式会社半导体能源研究所