专利名称：Pin二极管及其制造方法
技术领域：
本发明涉及一种半导体集成电路器件，特别是涉及一种PIN 二极管。
背景技术：
普通的二极管由PN结组成。如果在P型半导体和η型半导体之间加入一层本征(Intrinsic)半导体，这种P_I_N结构的二极管就是PIN 二极管。所述本征半导体在理想情况下应为绝缘材料，但实际应用中常采用轻掺杂的η型或P型半导体材料，其载流子浓度很低不能提供电流。PIN二极管广泛应用在射频领域。例如，可用于微波开关、微波调制、限幅及数字移相等微波控制电路中，也可用于射频开关、低频整流中。请参阅图1，这是一种现有的BiCMOS工艺所制造的PIN 二极管的剖面示意图。在P型硅衬底10之上分别为η型埋层11和η型外延层12。在η型外延层12中具有隔离结构13。在隔离结构13的外侧且在η型外延层12中具有η型重掺杂区14，该η型重掺杂区14的底部连接η型埋层11。在两个隔离结构13之间且在η型外延层12中具有ρ型掺杂区15。在ρ型掺杂区15之上具有ρ型多晶硅16a。在隔离结构13之上具有η型多晶硅16b。ρ型多晶娃16a和η型多晶娃16b为一整体。在η型重掺杂区14和ρ型多晶娃16a之上各有接触孔电极17及其上方的金属连线18。图1中，重掺杂(掺杂浓度为I X IO19 I X IO21原子每立方厘米)的P型多晶硅16a和ρ型掺杂区15 —起作为PIN 二极管的ρ型半导体部分，由接触孔电极17引出。轻掺杂(掺杂浓度为I X IO15 I X IO18原子每立方厘米)的η型外延层12作为PIN 二极管的本征半导体部分。重掺杂(掺杂浓度为IX IO19 IX IO21原子每立方厘米)的η型埋层11作为PIN 二极管的η型半导体部分，由η型重掺杂区14 (掺杂浓度为I X IO19 I X IO21原子每立方厘米)和接触孔电极17引出。
发明内容
本发明所要解决的技术问题是提供一种新型的PIN二极管，同样可以由BiCMOS工艺制造。为此，本发明还要提供所述PIN 二极管的制造方法。为解决上述技术问题，本发明PIN 二极管为:在P型硅衬底中具有隔离结构；在隔离结构底部的P型硅衬底中具有P型赝埋层，作为PIN 二极管的P型半导体部分；在两个隔离结构之间的P型硅衬底中具有第一 η型掺杂区，该第一 η型掺杂区作为PIN 二极管的本征半导体部分，其与P型赝埋层相接触；在两个隔离结构之间且在第一η型掺杂区的表面具有掺杂浓度更高的第二 η型掺杂区，在第二 η型掺杂区之上具有η型多晶硅，该第二 η型掺杂区与η型多晶硅一起作为PIN 二极管的η型半导体部分；第一接触孔电极穿越ρ型多晶硅和隔离结构与P型赝埋层相接触；第二接触孔电极与η型多晶硅相接触。本发明所述的PIN 二极管的制造方法包括如下步骤:第I步，在ρ型硅衬底上刻蚀沟槽，并在沟槽底部注入P型杂质以形成P型赝埋层，接着以介质材料填充沟槽以形成隔离结构；第2步，在两个隔离结构之间的P型硅衬底中注入η型杂质并退火，从而形成与P型赝埋层相接触的第一 η型掺杂区；第3步,在娃片表面淀积一层多晶娃；第4步，对两个隔离结构之间的多晶硅和η型掺杂区注入η型杂质，从而形成η型多晶娃和掺杂浓度大于第一 η型掺杂区的第二 η型掺杂区；第5步,在娃片表面淀积一层层间介质,米用光刻和刻蚀工艺在层间介质、P型多晶硅和隔离结构中刻蚀出底部与P型赝埋层相接触的第一通孔，还在层间介质中刻蚀出底部与η型多晶硅相接触的第二通孔，在通孔中填充金属形成接触孔电极。本发明PIN 二极管及其制造方法可由BiCMOS工艺实现，并且省略了现有PIN 二极管中的埋层和外延层工艺，因而降低了制造成本。另外，本发明PIN二极管还可通过调整版图结构，从而具有较低的串联电阻，并使各方向的电流均匀。
图1是一种现有的PIN 二极管的剖面结构示意图；图2是本发明PIN 二极管的剖面结构示意图；图3a、图3b是本发明PIN 二极管的两种版图结构示意图；图4a 图4d是本发明PIN 二极管的制造方法的各步骤示意图。图中附图标记说明:10为ρ型硅衬底；11为η型埋层；12为η型外延层；13为隔离结构；13a为沟槽；14为η型重掺杂区；15为ρ型掺杂区；16a为ρ型多晶硅；16b为η型多晶硅；17为接触孔电极；18为金属连线；21为ρ型赝埋层；22为η型掺杂区；23为多晶硅；23a为η型多晶硅；23b为ρ型多晶硅；24为η型掺杂区；25为接触孔电极；30为掩膜层。
具体实施例方式请参阅图2，本发明BiCMOS工艺制造的PIN 二极管包括:在ρ型硅衬底10中具有隔离结构13。在隔离结构13的底部且在ρ型硅衬底10中具有ρ型赝埋层21。在两个隔离结构13之间且在ρ型硅衬底10中具有η型掺杂区22，该η型掺杂区22与ρ型赝埋层21相接触。在两个隔离结构13之间且在η型掺杂区22中具有掺杂浓度更高的η型掺杂区24。在η型掺杂区24之上具有η型多晶硅23a。在隔离结构13之上具有ρ型多晶硅23b。η型多晶娃23a与ρ型多晶娃23b为一整体。娃片表面还具有层间介质。第一接触孔电极25穿越层间介质、ρ型多晶硅23b和隔离结构13，底部与ρ型赝埋层21相接触。第二接触孔电极17穿越层间介质，底部与η型多晶硅23a相接触。两个接触孔电极25、17之上具有金属连线18。图2中，重掺杂(掺杂浓度为I X IO19 I X IO21原子每立方厘米)的η型多晶硅23a和η型掺杂区24 —起作为PIN 二极管的η型半导体部分，由第二接触孔电极17引出。轻掺杂(掺杂浓度为I X IO15 I X IO18原子每立方厘米)的η型掺杂区22作为PIN 二极管的本征半导体部分。重掺杂(掺杂浓度为IX IO19 IX IO21原子每立方厘米)的ρ型赝埋层21作为PIN 二极管的ρ型半导体部分，由第一接触孔电极25引出。
与现有的PIN二极管相比，本发明PIN二极管由于没有埋层11，取而代之的是隔离结构13底部的膺埋层21，因而电流方向也有差别。现有的PIN 二极管中，电流方向从ρ型半导体部分向下流向η型埋层11，如图1所示。本发明PIN 二极管中，电流方向从η型半导体部分向下、向外侧流向隔离结构13底部的ρ型赝埋层21，如图2所示。显然，将图2中各部分结构的掺杂类型设为相反，也一样是可行的。请参阅图3a、图3b，这是本发明PIN二极管的两种版图结构。其中内圈实线内部表示PIN 二极管的η型半导体部分，即η型多晶硅23a的边界，或者η型掺杂区24的边界。内外圈实线之间的左斜线填充区域表示隔离结构13。内外圈虚线之间的右斜线填充区域表示PIN 二极管的ρ型半导体部分，即ρ型赝埋层21。图3a中，PIN 二极管的η型半导体部分、P型半导体部分均为矩形的版图结构。在矩形的四条边部位，η型半导体部分与ρ型半导体部分之间的距离较小，如A处所示。在矩形的四个角部位，η型半导体部分与ρ型半导体部分之间的距离较大，如B处所示。因而该PIN 二极管在四个角部位的串联电阻就比四条边部位大，这会导致器件在各个方向上的电流不均匀。图3b中，PIN 二极管的η型半导体部分、P型半导体部分均为多边形的版图结构，优选为正多边形且边数> 8，也可以是圆形、椭圆形等具有圆滑边界的版图结构。这种版图结构可以让η型半导体部分与ρ型半导体部分之间保证近似相等的距离，从而有效地降低PIN 二极管的串联电阻，可以提高器件的正向导通电流，使器件在各个方向上的电流更均匀。本发明所述的PIN 二极管的制造方法包括如下步骤:第I步，请参阅图4a，在轻掺杂(掺杂浓度为I X IO15 I X IO18原子每立方厘米)的P型硅衬底10上刻蚀沟槽13a，例如采用浅槽隔离(STI)工艺。然后在沟槽13a的底部进行P型杂质的离子注入，从而在沟槽13a底部的硅衬底10中形成重掺杂(掺杂浓度为I X IO19 I X IO21原子每立方厘米)的ρ型赝埋层21。该ρ型赝埋层21作为PIN 二极管的P型半导体部分。接着以介质材料填充沟槽13a，从而在沟槽13a中形成隔离结构13，例如为氧化硅材料。优选地，首先在硅片表面淀积一层介质材料的掩膜层30，例如为氧化硅、氮化硅、氮氧化硅等，接着刻蚀沟槽13a，这样剩余的掩膜层30可以在离子注入时保护硅片。优选地，采用光刻和离子注入工艺相结合，利用光刻胶保护沟槽13a底部的内侧区域不被注入离子，仅在沟槽13a底部的外侧区域形成ρ型赝埋层21。优选地，ρ型杂质例如为硼、氟化硼，且采用高剂量(IX IO14 IX IO16原子每平方厘米)、低能量(< 30KeV，优选< 20KeV，更优选< 15KeV)的离子注入。第2步，请参阅图4b，在两个隔离结构13之间的ρ型硅衬底10中进行η型杂质的离子注入，从而形成轻掺杂(掺杂浓度为I X IO15 I X IO18原子每立方厘米)的η型掺杂区22。接着采用退火工艺，使该η型掺杂区22与ρ型赝埋层21相接触，这将有助于减少衬底漏电流。该η型掺杂区22作为PIN 二极管的本征半导体部分。优选地，η型杂质例如为磷、砷，离子注入的剂量为IXlO12 5Χ IO13原子每平方厘米，能量为100 2000KeV。在BiCMOS工艺中原本就有双极型晶体管的集电区轻掺杂注入工艺，这一步即可由该工艺来实现。第3步,请参阅图4c,在娃片表面淀积一层多晶娃23。该多晶娃23可以是不惨杂的、也可以是P型掺杂的。在BiCMOS工艺中原本就有双极型晶体管的多晶硅发射极淀积工艺，这一步即可由该工艺来实现。第4步，请参阅图4d，对两个隔离结构13之间的多晶硅23和η型掺杂区22进行η型杂质的离子注入，从而形成重掺杂(掺杂浓度为I X IO19 I X IO21原子每立方厘米)的η型多晶硅23a和η型掺杂区24，其掺杂浓度大于η型掺杂区22。所述的η型多晶硅23a和η型掺杂区24 —起作为PIN 二极管的η型半导体部分。优选地，η型杂质例如为磷、砷，离子注入的剂量为I X IO14 I X IO16原子每平方厘米，能量为2 lOOKeV。如果第3步淀积的多晶硅23是不掺杂的，还需要对隔离结构13之上的多晶硅23进行P型杂质的离子注入，从而形成P型多晶硅23b。如果第3步淀积的多晶硅23就是P型掺杂的，则无需这一步。在BiCMOS工艺中原本就有多晶硅发射极重掺杂注入工艺，这一步即可由该工艺来实现。第5步，请参阅图2，在硅片表面淀积一层层间介质(ILD)，在层间介质、ρ型多晶硅23b和隔离结构13中刻蚀第一通孔，其底部与ρ型赝埋层21相接触，在其中填充金属形成第一接触孔电极25。在层间介质中刻蚀第二通孔，其底部与η型多晶硅23a相接触，在其中填充金属形成第二接触孔电极17。在接触孔电极25、17上设置金属连线18，将PIN 二极管的阳极和阴极引出。优选地，在通孔中填充金属采用钨塞工艺。首先在通孔的侧壁和底部淀积钛，再在钛的上表面淀积氮化钛,接着填充金属钨，最后研磨抛光金属钨。以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种PIN 二极管，在P型硅衬底中具有隔离结构；其特征是，在隔离结构底部的P型硅衬底中具有P型赝埋层，作为PIN 二极管的P型半导体部分；在两个隔离结构之间的P型硅衬底中具有第一 η型掺杂区，该第一 η型掺杂区作为PIN 二极管的本征半导体部分，其与P型赝埋层相接触；在两个隔离结构之间且在第一 η型掺杂区的表面具有掺杂浓度更高的第二 η型掺杂区，在第二 η型掺杂区之上具有η型多晶硅，该第二 η型掺杂区与η型多晶硅一起作为PIN 二极管的η型半导体部分；第一接触孔电极穿越P型多晶硅和隔离结构与P型赝埋层相接触；第二接触孔电极与η型多晶硅相接触。
2.根据权利要求1所述的PIN二极管，其特征是，所述PIN二极管的各部分结构的掺杂类型变为相反，即P型掺杂和η型掺杂互换。
3.根据权利要求1所述的PIN二极管，其特征是，所述PIN 二极管的P型半导体部分的掺杂浓度为I X IO19 I X IO21原子每立方厘米，本征半导体部分的掺杂浓度为I X IO15 I X IO18原子每立方厘米，η型半导体部分的掺杂浓度为I X IO19 I X IO21原子每立方厘米。
4.根据权利要求1所述的PIN二极管，其特征是，所述PIN 二极管的P型半导体部分、η型半导体部分在版图上均为边数> 8的正多边形或圆形。
5.根据权利要求1所述的PIN二极管，其特征是，所述PIN 二极管的电流从η型半导体部分流向P型半导体部分。
6.如权利要求1所述的PIN二极管的制造方法，其特征是，包括如下步骤: 第I步，在P型硅衬底上刻蚀沟槽，并在沟槽底部注入P型杂质以形成P型赝埋层，接着以介质材料填充沟槽以形成隔离结构； 第2步，在两个隔离结构之间的P型硅衬底中注入η型杂质并退火，从而形成与P型赝埋层相接触的第一 η型掺杂区； 第3步，在娃片表面淀积一层多晶娃； 第4步，对两个隔离结构之间的多晶硅和η型掺杂区注入η型杂质，从而形成η型多晶硅和掺杂浓度大于第一 η型掺杂区的第二 η型掺杂区； 第5步，在硅片表面淀积一层层间介质，采用光刻和刻蚀工艺在层间介质、P型多晶硅和隔离结构中刻蚀出底部与P型赝埋层相接触的第一通孔，还在层间介质中刻蚀出底部与η型多晶硅相接触的第二通孔，在通孔中填充金属形成接触孔电极。
7.根据权利要求6所述的PIN二极管的制造方法，其特征是，所述方法第I步中，离子注入的剂量为IX IO14 IX IO16原子每平方厘米，能量为< 30KeV。
8.根据权利要求6所述的PIN二极管的制造方法，其特征是，所述方法第2步中，离子注入的剂量为I X IO12 5 X IO13原子每平方厘米，能量为100 2000KeV。
9.根据权利要求6所述的PIN二极管的制造方法，其特征是，所述方法第4步中，离子注入的剂量为I X IO14 I X IO16原子每平方厘米，能量为2 lOOKeV。
全文摘要
本发明公开了一种PIN二极管，在p型硅衬底中具有隔离结构；在隔离结构底部的p型硅衬底中具有p型赝埋层，作为PIN二极管的p型半导体部分；在两个隔离结构之间的p型硅衬底中具有第一n型掺杂区，该第一n型掺杂区作为PIN二极管的本征半导体部分，其与p型赝埋层相接触；在两个隔离结构之间且在第一n型掺杂区的表面具有掺杂浓度更高的第二n型掺杂区，在第二n型掺杂区之上具有n型多晶硅，该第二n型掺杂区与n型多晶硅一起作为PIN二极管的n型半导体部分；第一接触孔电极穿越p型多晶硅和隔离结构与p型赝埋层相接触；第二接触孔电极与n型多晶硅相接触。本发明还公开了其制造方法，可降低制造成本，并具有较低的串联电阻，且使各方向的电流均匀。
文档编号H01L21/329GK103178121SQ20111043187
公开日2013年6月26日 申请日期2011年12月21日 优先权日2011年12月21日
发明者胡君, 刘冬华, 钱文生, 段文婷, 石晶 申请人:上海华虹Nec电子有限公司