专利名称：Cmos及其形成方法
技术领域：
本发明涉及半导体制造领域，特别涉及CMOS及其形成方法。
背景技术：
应变记忆技术(Stress Memorization Technique,简称SMT)以及应力刻蚀阻挡层技术(Stressd-CESL, contact etch stop layer)是现有的提高晶体管载流子迁移率的两种技术。通过上述两种技术，在晶体管的沟道区形成稳定应力，提高沟道中的载流子迁移率。所述应力平行于沟道长度方向，可以为延伸应力或压缩应力。通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压缩应力使得沟道区域内的原子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶体管。请参考图1 图3，为现有技术的晶体管的制作方法剖面结构示意图。首先，参考图1，提供半导体衬底10，所述半导体衬底10上形成有NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管之间具有隔离结构11。所述NMOS晶体管包括P阱(未示出)、形成于P阱内的NMOS晶体管源/漏区12、位于源/漏区12之间半导体衬底上的NMOS晶体管栅极结构，所述栅极结构包括位于衬底10上的栅极氧化层17、位于栅极氧化层17上的栅极13、包围所述栅极氧化层17和栅极15的侧墙；所述PMOS晶体管包括:N阱(未示出)、形成于N阱内的PMOS晶体管的源/漏区14、位于源/漏区14之间的PMOS晶体管的栅极结构15。然后，参考图2，在所述NMOS晶体管以及PMOS晶体管表面形成覆盖源/漏区12、栅极结构以及半导体衬底10的应力层16，所述应力层16的材质可以为氮化硅。所述应力层16可以提供拉伸应力或压应力。假设所述应力层16提供拉伸应力，对NMOS晶体管产生有益影响。然后，参考图3，使用掩模层进行刻蚀，去除PMOS晶体管表面的应力层16，保留位于NMOS晶体管表面的应力层16。然后，进行退火，使得NMOS晶体管表面的应力层16诱发拉伸应力，所述拉伸应力保留在NMOS晶体管中，提高了 NMOS晶体管沟道区载流子(即电子)的迁移率。在退火之后，通常进行湿法刻蚀工艺去除位于NMOS晶体管的栅极13、源/漏区12以及半导体衬底10的应力层16，具体地，对于氮化硅材料的应力层16，所述湿法刻蚀采用的溶液包括热磷酸和低浓度的氢氟酸等。在公开号为CN101393894A的中国专利申请中可以发现更多关于现有的MOS晶体管的制作方法。但是，现有技术的采用应力层技术形成的产品性能仍不够好。
发明内容
本发明解决的问题是提供一种形成工艺简便且产品性能好的CMOS及其形成方法。为解决上述问题，本发明提供一种CMOS形成方法，包括:提供半导体衬底，所述半导体衬底上形成有第一晶体管和第二晶体管，所述第一晶体管包括:位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极、位于所述第一栅极氧化层和第一栅极两侧的第一侧墙；所述第二晶体管包括:位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙；去除第一晶体管的第一侧墙；在所述半导体衬底表面形成第一应力层，且所述第一应力层覆盖第一栅极、第二应力侧墙和第二栅极。可选的，还包括:对所述第二应力侧墙进行处理，用于调整所述第二应力侧墙的应力大小。可选的，对所述第二应力侧墙进行处理的工艺为等离子体刻蚀。可选的，所述第二应力侧墙材料为氮化硅。可选的，所述第二应力侧墙具有_4GPa至-0.5GPa的应力。可选的，所述第一应力与第二应力类型相反。可选的,所述第一应力为拉伸应力,第二应力为压缩应力。可选的,所述第二应力为拉伸应力,第一应力为压缩应力。可选的，所述第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。可选的，所述第二晶体管为NMOS晶体管，第一晶体管为PMOS晶体管。可选的，第一应力层材料为氮化硅。可选的，所述第一应力层厚度为300埃至600埃。可选的，所述第一应力层具有0.5GPa至2GPa应力。可选的，去除第一晶体管的第一侧墙的工艺为等离子体刻蚀或湿法刻蚀。本发明还提供一种CMOS，包括:半导体衬底，所述半导体衬底表面具有第一晶体管和第二晶体管；所述第一晶体管包括:位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极；所述第二晶体管包括:位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙；位于所述半导体衬底表面并覆盖所述第一栅极、第二栅极和第二应力侧墙的第一应力层。可选的，所述第二应力侧墙材料为氮化硅。可选的，所述第二应力侧墙具有_4GPa至-0.5GPa的应力。可选的，所述第一应力与第二应力类型相反。可选的，所述第一应力为拉伸应力，第二应力为压缩应力。可选的,所述第二应力为拉伸应力,第一应力为压缩应力。可选的，所述第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。可选的，所述第二晶体管为NMOS晶体管，第一晶体管为PMOS晶体管。可选的，第一应力层材料为氮化硅。可选的，所述第一应力层厚度为300埃至600埃。可选的，所述第一应力层具有0.5GPa至2GPa应力。与现有技术相比，本发明具有以下优点:本发明实施例通过在所述第二晶体管的第二栅极氧化层和第二栅极两侧的形成第二应力侧墙，从而能够形成应力较佳的CMOS。此外，由于本发明实施例只需要形成第一应力层就能够满足NMOS晶体管和PMOS晶体管的不同类型的应力需求，工艺步骤简单，生产成本低，从而避免CMOS形成方法需要采用形成2次保护层和去除2次侧墙的工艺步骤复杂和生产成本高的缺陷。进一步的，本发明的实施例能够通过调整第二应力侧墙的应力大小，来适应后续第一应力层，增大工艺窗口。本发明实施例的CMOS应力效果佳。
图1至图3是现有技术的晶体管的制作方法剖面结构示意图；图4至图9是本发明一实施例的CMOS形成方法的剖面结构示意图；图10是本发明另一实施例的CMOS形成方法流程示意图；图11至图15是本发明另一实施例的CMOS形成方法的剖面结构示意图。
具体实施例方式由背景技术可知，现有的应力MOS晶体管通常采用形成覆盖源/漏区12、栅极结构以及半导体衬底10的应力层16，所述应力层16的材质可以为氮化硅，然后进行退火，使得NMOS晶体管表面的应力层16诱发拉伸应力，所述拉伸应力保留在NMOS晶体管中，提高了 NMOS晶体管沟道区载流子(即电子)的迁移率，但是，本发明的发明人经过大量的实验发现，上述技术形成的应力MOS管，特别是NMOS管，效果不显著。究其原因，发明人经过大量实验发现:现有的通过覆盖在覆盖源/漏区12、栅极结构的应力层产生应力，所述应力要通过源/漏区12、栅极结构作用在沟道区，特别是通过栅极结构的应力，应力要通过侧墙层、栅电极层和栅氧化层，应力提高NMOS晶体管沟道区载流子(即电子)的迁移率的效果被削弱。为此，本发明的发明人提供一种CMOS形成方法，请参考图4，提供半导体衬底20，所述半导体衬底20上形成有NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管之间具有隔离结构21。所述NMOS晶体管包括P阱(未示出)、形成于P阱内的NMOS晶体管源/漏区22、位于源/漏区22之间半导体衬底上的NMOS晶体管栅极结构，所述栅极结构包括位于衬底20上的栅极氧化层27、位于栅极氧化层27上的栅极23、包围所述栅极氧化层27和栅极25的侧墙；所述PMOS晶体管包括:N阱(未示出)、形成于N阱内的PMOS晶体管的源/漏区24、位于源/漏区24之间的PMOS晶体管的栅极结构25。然后，请参考图5，在所述PMOS晶体管区域形成保护层28，去除所述NMOS区域的侧墙。请参考图6，在所述NMOS区域形成拉伸应力层29，然后，进行退火，使得NMOS晶体管表面的拉伸应力层29诱发拉伸应力，所述拉伸应力保留在NMOS晶体管中，提高了 NMOS晶体管沟道区载流子(即电子)的迁移率。请参考图7，去除拉伸应力层29和保护层28，然后在所述NMOS区域形成保护层30，去除所述PMOS区域的侧墙。请参考图8，在所述PMOS区域形成压缩应力层31，然后，进行退火，使得PMOS晶体管表面的压缩应力层31诱发压缩应力，所述压缩应力保留在PMOS晶体管中，提高了 PMOS晶体管沟道区载流子(即电子)的迁移率。请参考图9，去除所述保护层30。但是，发明人进一步研究发现，上述实施例的CMOS形成方法需要采用形成2次保护层(保护层28和保护层30)，并去除2次侧墙(NM0S晶体管的侧墙和PMOS晶体管的侧墙)，工艺步骤复杂，生产成本高。为此，本发明的发明人对上述的CMOS形成方法进行进一步优化，请参考图10，包括如下步骤:步骤S101，提供半导体衬底，所述半导体衬底上形成有第一晶体管和第二晶体管，所述第一晶体管包括:位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极、位于所述第一栅极氧化层和第一栅极两侧的第一侧墙；所述第二晶体管包括 位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙；步骤S102，去除第一晶体管的第一侧墙；步骤S103，在所述半导体衬底表面形成第一应力层，且所述第一应力层覆盖第一栅极、第二应力侧墙和第二栅极。下面结合一具体实施例对本发明的CMOS形成方法做详细说明，图11至图15为本发明一实施例的CM OS形成方法的剖面过程示意图。请参考图11，提供半导体衬底100，所述半导体衬底100具有第一区域I和第二区域II，所述第一区域I的所述半导体衬底100表面具有第一晶体管(未标识)；所述第二区域II的所述半导体衬底100表面具有第二晶体管(未标识)。具体地，所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。所述第一区域I和第二区域II可以相邻也可以间隔，在一实施例中，所述第一区域I和第二区域II之间可以形成有浅沟槽隔离结构。所述第一区域I用于形成NMOS晶体管或PMOS晶体管，对应地，所述第二区域II用于形成PMOS晶体管或NMOS晶体管。所述半导体衬底100上形成有第一晶体管(未标识)和第二晶体管(未标识)，所述第一晶体管包括:位于半导体衬底100上的第一栅极氧化层111、位于第一栅极氧化层111上的第一栅极112、位于所述第一栅极氧化层111和第一栅极112两侧的第一侧墙113。所述第二晶体管包括:位于半导体衬底100上的第二栅极氧化层121、位于第二栅极氧化层121上的第二栅极122、位于所述第二栅极氧化层121和第二栅极122两侧的第二应力侧墙123。需要说明的是，所述第二应力侧墙123材料为氮化硅，所述第二应力侧墙123用于提供与后续形成第一应力层相反类型的应力，从而中和后续形成的第一应力层对第二晶体管不利的或不必要的应力影响。在本实施例中，以所述第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管做示范性说明，当第二晶体管为PMOS晶体管时，第二应力的类型为压缩应力。需要说明的是，在其他实施例中，所述第一晶体管可以为PMOS晶体管，第二晶体管为NMOS晶体管，第二应力的类型为拉伸应力，并相应参考本实施例的形成方法即可，在此特意说明，不应过分限制本发明的保护范围。还需要说明的是，请参考图12，在形成第二应力侧墙123后，还可以对所述第二应力侧墙123进行处理,从而调整所述第二应力侧墙123的应力大小,使得第二应力侧墙123能够中和后续形成的第一应力层对第二晶体管不利的或不必要的应力影响。处理所述第二应力侧墙123的工艺可以为等离子体刻蚀，在本实施例中，以等离子体刻蚀做示范性说明。较佳的，所述第二应力侧墙123具有_4GPa至-0.5GPa的应力，从而能够满足中和后续形成的第一应力层对第二晶体管不利的应力影响。请参考图13，在所述第二区域II表面形成保护第二晶体管(PM0S晶体管)的保护层130，并去除第一晶体管的第一侧墙113。所述保护层130用于防止去除第一侧墙113中损伤第二晶体管，特别是损伤位于所述第二栅极氧化层121和第二栅极122两侧的第二应力侧墙123。所述保护层130的材料为光刻胶，形成工艺为旋涂、曝光显影工艺。在形成保护层130后，采用等离子体刻蚀或湿法刻蚀去除第一晶体管的第一侧墙113。去除第一侧墙113的目的为提高后续形成的第一应力层对第一晶体管的应力作用，从之前叙述可知，第一侧墙113会降低应力层对第一晶体管的应力作用效果，在本实施例中，去除第一侧墙113后，能够提高应力效果。请参考图14，去除所述保护层130，暴露出第二应力侧墙123和第二栅极122后，在所述半导体衬底100表面形成第一应力层140，且所述第一应力层140覆盖第一栅极112、第二应力侧墙123和第二栅极122。去除所述保护层130的工艺请参考现有去除光刻胶工艺，在这里不再赘述。所述第一应力层140用于为第一晶体管提供对应的应力，在本实施例中，所述第一晶体管为NMOS晶体管，所述第一应力即为拉伸应力。所述第一应力层140的形成工艺为沉积工艺，所述第一应力层140的材料为氮化硅。还需要说明的是，在本实施例中，所述第一应力层140覆盖第二应力侧墙123和第二栅极122，但是由于之前所述第二晶体管具有第二应力侧墙123，所述第二应力侧墙123能够减弱甚至抵消所述第一应力层140对第二晶体管的应力影响。较佳地，当所述第二应力侧墙123具有_4GPa至-0.5GPa的应力，所述第一应力层140厚度为300埃至600埃，所述第一应力层140具有0.5GPa至2GPa应力时，CMOS的应力效果最佳。还需要说明的是，所述第一应力层140采用应力沉积工艺，能够直接形成具有
0.5GPa至2GPa的第一应力层140，而不需要采用额外的退火工艺。此外，请参考图15,在形成第一应力层140后，由于所述第一应力层140厚度为300埃至600埃，因此并不需要除去所述第一应力层140，可直接在所述第一应力层140表面形成覆盖所述第一应力层140的层间介质层150 (PMD)。采用上述实施例的形成方法形成的CMOS，请参考图14，包括:
半导体衬底100，所述半导体衬底100具有第一区域I和第二区域II，所述第一区域I的所述半导体衬底100表面具有第一晶体管(未标识)；所述第二区域II的所述半导体衬底100表面具有第二晶体管(未标识)；所述第一晶体管包括:位于半导体衬底100上的第一栅极氧化层111、位于第一栅极氧化层111上的第一栅极112 ;所述第二晶体管包括:位于半导体衬底100上的第二栅极氧化层121、位于第二栅极氧化层121上的第二栅极122、位于所述第二栅极氧化层121和第二栅极122两侧的第二应力侧墙123。位于所述半导体衬底100表面并覆盖所述第一栅极112、第二栅极122和第二应力侧墙123的第一应力层140。本发明实施例通过在所述第二晶体管的第二栅极氧化层121和第二栅极122两侧的形成第二应力侧墙123，从而能够形成应力较佳的CMOS。此外，由于本发明实施例只需要形成第一应力层140就能够满足NMOS晶体管和PMOS晶体管的不同类型的应力需求，工艺步骤简单，生产成本低，从而避免之前实施例的CMOS形成方法需要采用形成2次保护层(保护层28和保护层30)和去除2次侧墙(NM0S晶体管的侧墙和PMOS晶体管的侧墙)、工艺步骤复杂和生产成本高的缺陷。进一步的，本发明的实施例能够通过调整第二应力侧墙123的应力大小，来适应后续第一应力层140，增大工艺窗口。本发明实施例的CMOS应力效果佳。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种CMOS形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上形成有第一晶体管和第二晶体管，所述第一晶体管包括:位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极、位于所述第一栅极氧化层和第一栅极两侧的第一侧墙；所述第二晶体管包括:位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙； 去除第一晶体管的第一侧墙； 在所述半导体衬底表面形成第一应力层，且所述第一应力层覆盖第一栅极、第二应力侧墙和第二栅极。
2.如权利要求1所述CMOS形成方法，其特征在于，还包括:对所述第二应力侧墙进行处理，用于调整所述第二应力侧墙的应力大小。
3.如权利要求2所述CMOS形成方法，其特征在于，对所述第二应力侧墙进行处理的工艺为等离子体刻蚀。
4.如权利要求1所述CMOS形成方法，其特征在于，所述第二应力侧墙材料为氮化娃。
5.如权利要求1所述CMOS形成方法，其特征在于，所述第二应力侧墙具有-4GPa至-0.5GPa的应力。
6.如权利要求1所述CMOS形成方法，其特征在于，所述第一应力与第二应力类型相反。
7.如权利 要求6所述CMOS形成方法，其特征在于，所述第一应力为拉伸应力，第二应力为压缩应力。
8.如权利要求6所述CMOS形成方法，其特征在于，所述第二应力为拉伸应力，第一应力为压缩应力。
9.如权利要求1所述CMOS形成方法，其特征在于，所述第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。
10.如权利要求1所述CMOS形成方法，其特征在于，所述第二晶体管为NMOS晶体管，第一晶体管为PMOS晶体管。
11.如权利要求1所述CMOS形成方法，其特征在于，第一应力层材料为氮化硅。
12.如权利要求1所述CMOS形成方法，其特征在于，所述第一应力层厚度为300埃至600 埃。
13.如权利要求1所述CMOS形成方法，其特征在于，所述第一应力层具有0.5GPa至2GPa应力。
14.如权利要求1所述CMOS形成方法，其特征在于，去除第一晶体管的第一侧墙的工艺为等离子体刻蚀或湿法刻蚀。
15.一种CM0S，其特征在于，包括: 半导体衬底，所述半导体衬底表面具有第一晶体管和第二晶体管；所述第一晶体管包括:位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极；所述第二晶体管包括:位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙； 位于所述半导体衬底表面并覆盖所述第一栅极、第二栅极和第二应力侧墙的第一应力层。
16.如权利要求15所述的CMOS，其特征在于，所述第二应力侧墙材料为氮化硅。
17.如权利要求15所述的CMOS，其特征在于，所述第二应力侧墙具有-4GPa至-0.5GPa的应力。
18.如权利要求15所述的CMOS，其特征在于，所述第一应力与第二应力类型相反。
19.如权利要求15所述CMOS，其特征在于，所述第一应力为拉伸应力，第二应力为压编应力。
20.如权利要求15所述CMOS，其特征在于，所述第二应力为拉伸应力，第一应力为压编应力。
21.如权利要求15所述CMOS，其特征在于，所述第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。
22.如权利要求15所述CMOS，其特征在于，所述第二晶体管为NMOS晶体管，第一晶体管为PMOS晶体管。
23.如权利要求15所述CM0S，其特征在于，第一应力层材料为氮化硅。
24.如权利要求15所述CM0S，其特征在于，所述第一应力层厚度为300埃至600埃。
25.如权利要求15 所述CM0S，其特征在于，所述第一应力层具有0.5GPa至2GPa应力。
全文摘要
一种CMOS及其形成方法，其中CMOS包括半导体衬底，所述半导体衬底表面具有第一晶体管和第二晶体管；所述第一晶体管包括位于半导体衬底上的第一栅极氧化层、位于第一栅极氧化层上的第一栅极；所述第二晶体管包括位于半导体衬底上的第二栅极氧化层、位于第二栅极氧化层上的第二栅极、位于所述第二栅极氧化层和第二栅极两侧的第二应力侧墙；位于所述半导体衬底表面并覆盖所述第一栅极、第二栅极和第二应力侧墙的第一应力层。本发明的CMOS形成方法成本低，本发明的CMOS应力效果佳。
文档编号H01L21/8238GK103178011SQ20111043636
公开日2013年6月26日 申请日期2011年12月22日 优先权日2011年12月22日
发明者鲍宇, 肖海波, 平延磊 申请人:中芯国际集成电路制造(上海)有限公司