专利名称：邻接沟道侧壁的三维存储阵列及其制造方法
技术领域：
本发明是关于一种邻接沟道侧壁的三维存储阵列及其制造方法。
背景技术：
通过施加适于集成电路的电平的电子脉冲，可使得部分金属氧化物的电阻在二或多个合适范围内变化。由于金属氧化物具有结构简单、可与标准CMOS工艺兼容、高速、低耗能以及拥有应用于三维叠层中的潜力的特性，将金属氧化物用于电阻性随机存取存储器(RRAM)装置一事引起了人们广泛的兴趣。氧化钨基RRAM已展现了其在二或多个电阻范围间，具有良好的电阻切换特性。举例而言，可参照美国专利第7，800，094号「Memory Devices Having an EmbeddedResistance Memory with Tungsten Compound and Manufacturing Methods」(申请于2007/12/12)。随着所需数据储存量增加，将可形成于单一衬底上的一阵列内的存储单元数目最大化变得十分重要。其中一种解决办法是单纯地建立一个更大的晶粒，并沿着存储单元形成的水平面增加更多的存储单元。另一种解决办法是建立一个三维结构，而存储单元可彼此叠层于其中。虽然相较于由单一存储单元层形成存储单元阵列的晶粒而言，在相同的底面积上，叠层形态的存 储单元阵列提供了晶粒更大的数据储存空间，但却无法确保在整个阵列中各存储单元的存储元件的输入/输出面(存储单元与位线间以及存储单元与字线间)都具有良好的电性接触。良好的电性接触是确保了在写入及读取作业进行时，通过存储单元的电流为最大量。再者，要确保存储元件的输入/输出面与字线、位线间建立了良好的电性接触，会导致使用多个额外的掩模以及刻蚀步骤。这些额外的掩模以及刻蚀步骤确保了接触传导件(contact conductor)被均勻地沉积,建立起与所有输入/输出面间的完整接触,但所需的多个步骤也增加了制造成本。因此，希望能通过实行一个不昂贵且简单的自对准工艺，提供一叠层结构的存储单元阵列，而能确保在所有阵列内存储单元的存储元件的输入/输出面形成良好的电性接触。
发明内容
本发明提供了一种存储单元阵列的叠层结构以及形成该种结构的方法。存储单元阵列结构包含邻接于在沟道内形成的导线所具有的相对二侧面而形成的多个存储元件。存储元件是以一邻接于导线相对二侧面的叠层形态成形，以此使得存储单元以一种垂直相堆的形式布置。一垂直连接件阵列将存储元件电性耦接至上方电路。上方电路可包含耦接至垂直连接件阵列的多条字线。在一实施例中，导线为位线。存储单元阵列结构可包含一布置于导线与存储元件表面间的驱动装置层，以于阵列的写入及读取作业进行时，控制通过存储单元的电流量，且允许更进一步地选择性控制。
在此所述的结构可特别是使用RRAM存储单元的存储单元阵列叠层结构。RRAM存储单元可包含以邻接于导线相对二侧面的方式布置的多个导电垫。导电垫各包含一对应于导线的其中一侧面的邻近侧面。邻近侧面是邻近于位在沟道内的导线。一金属氧化物存储元件形成于导电垫的邻近侧面上，使得金属氧化物存储元件被布置于导电垫与导线之间。这样的结构可包含一氧化物成长势垒层，是形成于沟道之内而导线再形成于其上，用以防止电阻性金属氧化物存储元件于氧化工艺中向沟道内部成长。氧化物成长势垒层也可提供一表面，让导线可形成于其上，从而建立一良好的接合电性接触。在一实施例中，至少二个导电垫叠层而使得至少一第一导电垫布置于一第二导电垫之上，且第一导电垫的一远离侧面被布置于较第二导电垫的一远离侧面接近该导线处，第一及第二导电垫的远离侧面与所对应的垂 直连接件有电性交流。在一实施例中，导电垫各包含位于其中一金属氧化物存储元件以及其中一垂直连接件间的一金属层。一金属层氧化部分是一电阻性金属氧化物存储元件，而使该电阻性金属氧化物存储元件布置于导电垫的金属层的邻近侧面。在一实施例中，更包含多个势垒金属层，金属层被布置于至少二层势垒金属层间。在一实施例中，导电垫更包含至少一场增强结构，金属氧化物存储元件各包含有邻近于所对应的沟道第一侧壁与第二侧壁其中一个的一邻近端，场增强结构邻接于该(些)邻近端。在一实施例中，一氧化物成长势垒层被布置于至少一金属氧化物存储元件与该金属氧化物存储元件所对应的导线第一侧面与第二侧面的其中一个间。在一实施例中，一驱动装置层被布置于至少一金属氧化物存储元件与该金属氧化物存储元件所对应的导线第一侧面与第二侧面的其中一个间。形成此种结构的方法包含以下步骤:形成多个由多导电垫所构成的层，该多个导电垫是邻接于一沟道的一第一侧壁与一第二侧壁，导电垫各具有邻近侧面，邻近侧面是邻近于该多个导电垫所对应的沟道第一侧壁与第二侧壁的其中一个；形成多个金属氧化物存储元件于导电垫邻近侧面上；于沟道内形成一导线，而使导线与金属氧化物存储元件有电性交流；以及形成一垂直连接件阵列，该垂直连接件阵列与位于层内的导电垫各者有电性交流。该方法更包含一于沟道内沉积驱动装置层的步骤，而使驱动装置层被布置于存储元件与导线之间。该方法可特别是用于使用RRAM存储单元的存储单元阵列叠层结构。此一方法更可包含在氧化步骤前，于导线沟道内形成一氧化物成长势垒层。本发明说明书亦揭露了其他的实施例。本发明的其他方面与优点是由所附图式、以下的实施例以及本申请权利要求范围进行揭示。
图1为一集成电路的方块图，该集成电路包含一具有多个电阻性金属氧化物存储元件的存储单元阵列叠层结构。图2为图1所示集成电路一部分的电路图。
图3为一存储单元阵列叠层结构的截面图。图4为一存储单元阵列的布局图，该存储单元阵列是如图3所示并包含背电极。图5为一存储单元阵列叠层结构的截面图，具有一氧化物成长势垒层。图6为一存储单元阵列叠层结构的布局图，该存储单元阵列是如图5所示，在导线形成前，于导线沟道内具有一氧化物成长势垒层。图7为一存储单元阵列叠层结构的截面图，具有一驱动装置层，在写入及读取作业进行的过程中，驱动装置层调整各存储单元的存储元件中的电流。图8为一存储单元阵列叠层结构的布局图，该存储单元阵列是如图7所示，在导线形成前，于导线沟道内具有一驱动装置层。图9为一存储单元阵列叠层结构的截面图，是绘示在沉积形成存储单元的多材料层后的结构。图10为一存储单元阵列叠层结构的截面图，是绘示经过一形成导线沟道的步骤后的结构。图11为一存储单元阵列叠层结构的截面图，是绘示经过一沉积一氧化物成长势垒层的步骤后的结构。图12为一存储单元阵列叠层结构的截面图，是绘示经过一氧化以形成多个金属氧化物存储元件的步骤后的结构。图13为一存储单元阵列叠层结构的截面图，是绘示经过一于共享沟道内形成一驱动装置层的步骤后的结构。
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图14为一存储单元阵列叠层结构的截面图，是绘示经过一于共享沟道内形成导线的步骤后的结构。图15为一存储单元阵列叠层结构的截面图，是绘示经过一形成第一及第二存储单元背电极沟道的步骤后的结构。主要元件符号说明110:集成电路112、250:存储阵列114:字线译码器与驱动器116、162:字线118:位线译码器120:位线122:总线124:区块126:数据总线128:数据输入线130:其他电路132:数据输出线134:控制器136:偏压电路电压电流源150、202、302、324:第一存储单元
152、220、304、326:第二存储单元154、156: 二极管158、160:垂直连接件164:共同位线200:三维存储单元阵列203:第三存储单元204、400:衬底205:第四存储单元206:第一电阻性金属氧化物存储元件207,221:邻近侧面210、224、240、310、332、404、408、430:金属层212、226、238、308、330、402、428:势垒金属层214,230,328:存储元件表面222:第二电阻性金属氧化物存储元件228,406:第 一绝缘层232、244:侧面234、262、305、321、412、415:沟道236:第一背贯孔242,410:第二绝缘层246:第二背贯孔248、420:场增强层251、252、253、254、255、257:存储单元叠层结构256,432:第一背贯孔258,434:第二背贯孔260:导线261:第一氧化物成长势垒层263:第二氧化物成长势垒层300,320:存储单元阵列叠层结构306,414:氧化物成长势垒层312:存储元件表面322、426:驱动装置层323:第一驱动装置层325:第二驱动装置层416,418:电阻性金属氧化物存储元件422、424:存储元件表面
具体实施例方式以下将配合图式图1-图15，对本发明的实施例进行详述。在此所述的存储单元阵列叠层结构是特别关于具有电阻性金属氧化物存储单元(resistive metal oxide memory cell)的结构。然而,关于三维阵列存储单元构造的叙述并不仅限用于具有电阻性金属氧化物存储单元的结构，也可用在具有各种不同存储单元设计的结构。这些各种不同的存储单元设计包含相位改变存储单元(phase change memorycell)、磁阻存储单元(magneto resistive memory cell)或自旋转移力矩磁阻存储单元(spin-transfer torque magneto resistive memory cell)，但不限于此。此夕卜，存储单兀阵列叠层结构并不仅限于两个存储单元彼此叠层的例子，而可以是有多于两个存储单元彼此叠层的设计。图1是一集成电路的方块图，集成电路110包含由存储单元所构成的存储阵列112,该多个存储单元具有可以此处所述方式运作的金属氧化物存储元件(metal-oxidememory element)。一字线译码器与驱动器114具有读取、写入、写入验证(program verify)及高压再写入(high voltage program retry)模式,被稱接至多条沿存储阵列112的列排列的字线116,并与该多个字线116有电性交流(electrical communication)。一位线(行)译码器118与多条沿存储阵列112的行排列的位线120有电性交流，以对存储阵列112中的金属氧化物存储单元进行读取与写入。多条导线各别于各个沟道中形成，并与邻接各条导线的侧面的存储单元叠层耦接，位线120由该多个导线形成。地址由总线122提供至字线译码器与驱动器114以及位线译码器118。位于区块124的感应放大器与数据输入结构包含支持读取、写入、写入验证及高压再写入模式的电压及/或电流源，并经由数据总线126耦接至位线译码器118。数据自集成电路110的输入输出端或其他位于集成电路100内部或外部的数据源，经由数据输入线128，提供至位于区块124的数据输入结构。其他电路130可包含于集成电路之上,例如为一通用处理器(general-purpose processor)或特殊目的应用电路(special purpose application circuitry),或者为一提供存储阵列112支持的单芯片系统功能(system-on-a-chip functionality)的多个模块的组合。数据是自位于区块124的感应放大器，经由数据输出线132，提供至集成电路110上的输入输出端或其他位于集成电路110内部或外部的数据目标。本例中，控制器134的实施是使用一偏压配置状态机，控制器134包含控制偏压电路电压电流源136的应用的逻辑，以控制在此所述的偏压配置的应用。控制器134的实施可使用本发明所属领域中具有通常知识者所熟知的特殊目的逻辑电路(special-purposelogic circuitry)。或者,在一实施例中，控制器134包括实施于相同的集成电路中的一通用处理器，以执行一计算机程序来控制装置的作业。在又一实施例中，特殊目的逻辑电路与通用处理器的组合可用于控制器134的实施。图2为显示图1集成电路的一部分的电路示意图。该电路包含一由存储单元叠层而成、至少包含第一及第二存储单元150及152的三维阵列。第一及第二存储单元150、152可包含一包括二极管154及156的驱动装置层(drive device layer)。第一及第二存储单元150、152各者与所对应的二极管154、156被电性连接至一共同位线164。第一及第二存储单元150及152并各自通过垂直连接件158及160耦接至字线162。图3为一存储单元阵列叠层结构的截面图。三维存储单元阵列200包含一第一存储单元202、一第二存储单元220、一第三 存储单元203及一第四存储单元205。第一存储单元202是形成于衬底204之上，并邻接沟道234。衬底204的材料可为任何适合于其上形成存储单元的材料，包含二氧化硅(SiO2)但不限于此。
第一存储单元202包含一邻接沟道234的导电垫(conductive pad)。该导电垫包含夹于势鱼金属层(barrier metal layer) 212间的金属层210。在图式中，相同的材料是以相同的纹理表示，例如图3中的顶部及底部势垒金属层212。导电垫具有一对应于沟道234侧壁的邻近侧面207。邻近侧面207是邻近沟道234。势垒金属层212可为任何适合的势垒金属材料，包含钴(Co)、钌(Ru)、钽(Ta)、氮化钽(TaN)、氮化铟(InN)或氮化钛(TiN)但不限于此。势鱼金属层212是用以防止在存储单元的作业生命周期(operationallifecycle)中，发生材料自金属层210与电阻性金属氧化物存储元件(例如206)扩散出的状况。势垒金属层212更具有一足以与贯孔(via)建立良好电性接触的导电性，从而允许电流在装置作业的过程中通过金属层210与电阻性金属氧化物存储元件。第一存储单元202包含一第一电阻性金属氧化物存储元件206。第一电阻性金属氧化物存储元件206是沿着位在导电垫邻近侧面207之上的金属层210表面而形成。金属层210的材料可为任何适合被氧化而形成电阻性金属氧化物材料层的金属材料。金属层210可为任何适合用以形成其所邻接的电阻性金属氧化物的材料，包含钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铜(Cu)、锆(Zr)、铌(Nb)、钽(Ta)、氮化钛(TiN)、铬掺杂锶锆合金(Cr-doped SrZr)、铬掺杂银钛合金(Cr-doped SrTi)、镨韩猛合金(PCM)或镧韩猛合金(LaCaMn)但不限于此。第一电阻性金属氧化物存储兀件206可为任何电阻性金属氧化物材料，当一足够高的电流通过第一电阻性金属氧化物存储元件206，其电阻是随着不同电压的施加而有变化。这样的电阻变化是用以代表数据储存的一个比特(bit)。这样的电阻性金属氧化物材料包含氧化钨(WOx)、氧化钛(TiOx)、氧化镍(NiOx)、氧化铝(AlOx)、氧化铜(CuOx)、氧化锆(ZrOx)、氧化铌(NbOx)、氧化钽(TaOx)、氮氧化钛(TiNOx)、铬掺杂锆酸锶(Cr-doped SrZrO3)、铬掺杂钛酸锶(Cr-doped SrTiO3)、镨钙锰氧化物(PCMO)或镧钙锰氧化物(LaCaMnO)但不限于此。在一叠层结构中，一第二存储单元220位于第一存储单元202之上。此一叠层结构建立起一存储单元的三维阵列。这样的三维叠层结构使得具有大量存储单元的存储阵列得以形成，进而建立具有相同平面面积(the same planar footprint)的立体存储阵列。第二存储单元220可具有类似于第一存储单元202的设计。具体而言，第二存储单元220包含一邻接于沟道234侧面的导电垫。该导电垫具有对应于沟道侧壁的一邻近侧面221。导电垫包含夹于势垒金属层226间的金属层224。一第二电阻性金属氧化物存储元件222是由金属层224形成。金属层224可由与第一存储单兀202的金属层210相同的材料制造而成。与第一存储单元相同，势垒金属层226是用以防止材料自第二电阻性金属氧化物存储元件222与金属层224扩散而出，而仍具有足以形成电极接点(electrode contact)的导电性。第二存储单元220的势垒金属层226可由与用以形成第一存储单元202的势垒金属层212的材料相同的材料制造而成。第二存储单元220包含一第二电阻性金属氧化物存储元件222，第二电阻性金属氧化物存储元件222是沿着沿导电垫邻近侧面221的金属层224表面而形成。第一及第二电阻性金属氧化物存储元件206及222各自包含构成沟道234侧壁一部分的存储元件表面214与230。第一及第二电阻性金属氧化物存储元件206、222具有相对的二侧面:第一及第二电阻性金属氧化物存储元件206、222的其中一侧面为存储元件表面214及230，而另一侧面 是沿着导电垫的邻近侧面207、221接触金属层210与224。存储元件表面214与230的布置是使得流经存储元件表面214与230的电流，亦直接流入或流出第一及第二电阻性金属氧化物存储元件206、222。第一存储单元202与第二存储单元220由第一绝缘层228所分离。为防止存储单元间有电流通过，第一绝缘层228由一绝缘体材料形成，从而使得第一存储单元202与第二存储单元220电性绝缘。用于制造第一绝缘层228的绝缘体材料可为氮化硅(SiN)但不限于此。第一绝缘层228是位于第二存储单元220的底面与第一存储单元202的顶面间。第一绝缘层228实质上完全覆盖第二存储单元220的底面，以确保在对第一与第二存储单元202、220进行写入及读取时，电流不会自第二存储单元220泄漏(leak)至第一存储单元202 ;反之亦然。存储单元叠层结构亦包含一位于第二存储单元220顶部之上的第二绝缘层242。第二绝缘层242可由任何绝缘体材料形成，包含但不限于氮化硅。第二绝缘层242是用以电性隔离(electrically isolate)第二存储单元220。第二绝缘层242特别是使得第二存储单元220与位于结构上方而接触第二绝缘层242顶部的导线部分电性隔离。这样的设置可确保在装置进行读取与写入作业时，自三维存储单元阵列200其他部分泄漏至第二存储单元220的电流减到最少。第一存储单元202、第二存储单元220以及第一与第二绝缘层228、242彼此叠层，而使得第一及第二存储单元的电阻性金属氧化物存储元件的接触接口(存储元件表面214,230)是排列于同一平面上。第一及第二绝缘层228及242分别包含侧面232及244，亦与存储元件表面214、230位于同一平面上,从而形成一平坦表面(planar surface)的一部分。该平坦表面是沿着用以容纳导线的沟道234的侧壁。前述的存储元件表面214、230以及绝缘的侧面232、244亦沿着平坦表面而具有一沿着沟道234侧壁的形貌。一类似于第一及第二存储单元202、220的叠层结构是形成于邻接沟道234的另一侧面处，而与前述第一及第 二存储单元202、220的叠层结构相对。形成于邻接沟道与第一、第二存储单元202、220所在叠层相对的侧面处的叠层结构包含第三及第四存储单元203及205。第三及第四存储单元203及205可具有类似于于第一及第二存储单元202及220的结构。此一类似叠层结构包含位于各存储单元的电阻性金属氧化物存储元件上，而沿着导电垫的邻近侧面的存储元件表面。邻近侧面是邻近于沟道234。沟道234具有相对二侧壁:一侧壁是邻接于第一及第二存储单元202及220，另一侧壁则邻接于第三及第四存储单元203及205。第三及第四存储单元203、205存储元件表面的位置是沿着沟道234邻接于第三、第四存储单元203、205的侧壁。一导线形成于沟道234中，以提供第一、第二存储单元202、220以及第三、第四存储单元203、205 —电子接点(electrical contact)。在写入及读取作业进行时,导线是形成阵列中第一至第四存储单元202、220、203及205的共同位线。如前所述，第一至第四存储单元202、220、203及205的存储元件表面是位于沿着沟道234侧壁处。于沟道中形成导线而填满整个沟道，确保了导线与第一至第四存储单元202、220、203及205各者的整面存储元件表面间形成良好的电性接触。因此，于沟道中形成导线的工艺为一自对准工艺。此一自对准工艺不使用任何额外的掩模或刻蚀工艺来确保整个三维叠层阵列中第一至第四存储单元202、220、203、205各电阻性金属氧化物存储元件的存储元件表面整面皆有良好的电性接触。该自对准工艺减少了此种装置的制造成本以及制造瑕疵的风险。
图3所示的实施例中，导线包含一沉积于沟道234底部及侧壁的势垒金属层238，以及一金属层240。势垒金属层238可由任何一种前述的势垒金属材料来形成。金属层240形成于沟道234内而邻接势垒金属层238。金属层240可包括例如:钛(Ti)、钨(W)、镱(Yb)、铽(Tb)、钇⑴、钪(Sc)、铪(Hf)、锆(Zr)、铌(Nb)、铬(Cr)、钒(V)、锌(Zn)、铼(Re)、钴(Co)、铑(Rh)、钯(Pd)、钼(Pt)、钥(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)、钌(Ru)及该多个元素的组合中的一或多种元素。势垒金属层238是作为一附着层(adhesion layer),以形成一更易于金属层240的接合(bond)的表面。势垒金属层238自沟道234延伸而出并于存储单元叠层结构上环绕金属层240，以包围(encapsulate)金属层240。因此导线的势鱼金属层238形成一位于存储单元叠层结构顶部之上的表面，是为在后续的工艺及封装中建立电性接触的所在。势垒金属层238的使用更提供一附着表面，相较于存储元件表面214及230而言，该附着表面是更易于后续工艺与封装中建立电性接触的接合。第一至第四存储单元202、220、203及205各包含一位于垂直连接件阵列中的对应垂直连接件。垂直连接件阵列提供与上方电路间的电性接触。垂直连接件阵列包含一第一背贯孔(back via) 236，是延伸通过第二绝缘层242、第二存储单元220以及第一绝缘层228，直至第一存储单元202的势垒金属层212的顶面。第一背贯孔236包含一用以与第一存储单元202形成电性接触的导电材料。电极可包括例如:钛、钨、镱、铽、钇、钪、铪、锆、铌、铬、钒、锌、铼、钴、铑、钯、钼、钥、铝、钽、铜、铱、镧、镍、氮、氧、钌及该多个元素的组合中的一或多种元素。位于第一背贯孔236内的导电材料与第一存储单元202间的电性接触，是使得电流得以通过势垒金属层212而进入金属层210以及电阻性金属氧化物存储元件206。第一背贯孔236可包含一沿着第一背贯孔236的侧壁形成的绝缘层。该绝缘层确保了填充于第一背贯孔236内的导电材料维持着与第二存储单元220间的电性隔离。一第二背贯孔246延伸通过第二绝缘层242而到达第二存储单元220的势垒金属层226的顶面。一导电材料是形成于第二背贯孔246内，以建立上方电路与第二存储单元220间的电性接触。第二背 贯孔246内的导电材料可包括例如:钛、鹤、镱、铺、乾、钪、铪、错、银、铬、银、锌、铼、钴、错、钮、钼、钥、招、钽、铜、铱、镧、镍、氮、氧、钌及该多个元素的组合中的一或多种元素。如同通往第一存储单元的第一背贯孔236，形成通往势垒金属层226顶部的第二背贯孔246是建立电性接触，使得电流可自电极而来，通过势垒金属层226，而进入金属层224以及电阻性金属氧化物存储元件222。第三及第四存储单元203及205可包含建立与上方电路间的电性接触的贯孔。第三及第四存储单元203、205的贯孔可具有与通往第一及第二存储单元202、220的第一及第二背贯孔236、246相同的结构。第一、第二存储单元中的第一及第二电阻性金属氧化物存储元件206及222可包含场增强层248。如图3所示，场增强层248具有一邻接势垒金属层212及226而形成的材料，该材料并覆盖部分的第一、第二电阻性金属氧化物存储元件206、222的顶部与底部水平表面。场增强层248可例如包括氮氧化钛(TiNOx)、二氧化硅(SiO2)、氧化铪(HfOx)、氧化钛(TiOx)、氧化铝(AlOx)、氧化钨(WOx)等等，并倾向选择具有较第一、第二电阻性金属氧化物存储元件206、222高的电阻的材料作为场增强层248。图4绘示一存储阵列250的布局图，是使用图3所示的存储单元叠层结构并有电极形成。存储阵列250至少包含存储单元叠层结构251、252、253、254、255及257。存储单元叠层结构可以一种交错方式排列，于沟道262的邻接侧面，该多个存储单元叠层结构是藉此而不直接相对，如此使得沿着沟道262不存在有镜向对称。存储单元叠层结构各包含第一背贯孔256及第二背贯孔258。第一及第二背贯孔256及258的布置方式是使得第二绝缘层242沿着顶面分离第一及第二背贯孔256及258，以确保第一及第二背贯孔256、258彼此电性隔离。第一与第二背贯孔256与258间的电性隔离，是使得对于存储单元叠层结构251、252、253、254、255及257内存储单元的写入或读取，可以一选择群组的方式进行。在各个存储单元叠层结构251、252、253、254、255、257内，第一及第二背贯孔256、258将各存储单元耦接至上方电路。存储单元叠层结构251、252、253、254、255及257各自耦接至导线260。导线260形成于沟道262内。如同前文所述，各个存储单元叠层结构的存储单元的存储元件表面是形成沟道262侧壁的一部分。于沟道262内、存储元件表面形成侧壁一部分处沉积导线260，确保了导线260与各存储单元叠层结构251、252、253、254、255、257内各个存储单元的电阻性金属氧化物存储元件的存储元件表面整面间有完全的电性接触。因此，于沟道262中形成导线260为一自对准工艺，不须使用任何额外的掩模来确保与电阻性金属氧化物存储元件间有完全的电性接触。在读取或写入作业进行时，导线260可作为一共同位线。作为共同位线的导线可耦接至上方电路，如图1所示。导线260与第一、第二背贯孔256、258各者间，是由第二绝缘层242沿着存储阵列250的顶面而分开。如前文所述，第二绝缘层242可为任合可用以电性隔离存储阵列内元件(包含导线260以及第一及第二背贯孔256及258各者)的材料。图5为另一存储单元阵列叠层结构的截面图，存储单元阵列叠层结构300包含氧化物成长势鱼层(oxide growth barrier layer) 306。图5标的存储单元阵列叠层结构300包含第一存储单元302及第二存储单元304。位于叠层结构内的第一与第二存储单元302、304可为具有相同于先前图3所示的结构的电阻性金属氧化物存储单元。图5所示的存储阵列叠层结构中的导线包含一氧化物成长势垒层306。于电阻性金属氧化物存储元件形成之前，氧化物成长势垒层306是形成一位于沟道中而沿着沟道侧壁的层。
氧化物成长势垒层306允许氧原子于氧化工艺中扩散通过氧化物成长势垒层306，而在整个氧化以及其他材料的沉积与刻蚀工艺中，仍维持与已形成的氧化物成长势垒层306整体相近的化学计量比(stoichiometry)。此外,在氧化包括了部分沟道侧壁的金属氧化物存储元件接口(存储元件表面312)的过程中，氧化物成长势垒层306是用以防止粗糙情形与缺陷的产生。氧化物成长势垒层306形成于存储元件表面312上，从而限制了氧化物存储元件于氧化工艺中往共享沟道内的成长。限制存储元件表面312往沟道305内的成长是确保了氧化物成长势垒层306、导线与第一及第二存储单元302、304的电阻性金属氧化物存储元件间可建立较强的电性接触。最后，氧化物成长势垒层306提供了相较于存储元件表面312而言，更易于导线附着的表面。导线可包含一形成于氧化物成长势垒层306与金属层310间的势垒金属层308。此一形态确保了较强的电性接触是形成于电阻性金属氧化物存储元件与导线之间。氧化物成长势垒层306可为任何于氧化工艺中能够允许氧原子扩散通过的材料。此外，氧化物成长势垒层306必须能够于提高氧化浓度与工艺温度的情况下，维持与已形成的氧化物成长势垒层整体相近的化学计量比，以助于确保来自氧化物成长势垒层内的原子不会扩散至存储单元。最后，氧化物成长势垒层306无论是作为一导体(conductor)或者一介电质(dielectric),皆可于施加一电场的情况下传导电荷。氧化物成长势鱼层306的导电性是确保了在存储单元的写入及读取作业进行时，有足够的电流自电阻性金属氧化物存储元件通过氧化物成长势垒层306而进入导线中。氧化物成长势垒层306可为氮氧化钛(TiNOx)或任何其他具有以上特性的材料。图6为图5所示的存储单元阵列的布局图，在导线形成前，于导线沟道具有一氧化物成长势垒层。除此之外，图6的布局类似于图4。一第一氧化物成长势垒层261及一第二氧化物成长势垒层263是以沿着沟道262的相对二侧壁的方式布置。第一及第二氧化物成长势垒层261及263各覆盖沟道262的一侧壁表面。第一及第二氧化物成长势垒层261、263是用以限制各存储单元叠层结构251、252、253、254、255、257的金属氧化物存储元件于氧化工艺中向沟道262内成长。此外，相较于附着在各存储单元叠层结构251、252、253、254、255、257的金属氧化物存储元件的表面，沉积在沟道262内的导线260可更容易地附着至第一及第二氧化物成长势垒层261及263上。图7为又一存储单元阵列叠层结构的截面图，存储单元阵列叠层结构320具有一驱动装置层(drive device layer) 322。图7标的存储单元阵列叠层结构320包含第一存储单元324及第二存储单元326。位于叠层结构内的第一与第二存储单元324、326可为具有相同于先前所述结构的结构的电阻性金属氧化物存储单元。驱动装置层322是形成于沟道321内，沿着沟道321的侧壁，而形成与存储元件表面328间的接触。在图7所示的实施例中，一导线是形成于沟道内并覆盖于驱动装置层322上，而使驱动装置层322恰好位于存储元件表面328与导线之间。如同在已经描述的实施例中，导线可包含一势垒金属层330及一金属层332。或者，一氧化物成长势垒层可位于驱动装置层322与存储元件表面328间。氧化物成长势垒层是用以限制电阻性金属氧化物存储元件于氧化工艺中向沟道321内成长。此夕卜，在驱动装置层形成时，氧化物成长势垒层建立了一个使驱动装置层322更容易附着于上的表面。驱动装置层322可为任何能够调整电流而使电流由单一方向通过存储单元阵列叠层结构320中存储单元的结构与材料。在一实施例中，一二极管可用以调整通过存储单元的电流。该二极管可为任何的二极管结构，并包括任何适用于制造该结构的材料。举例而言，驱动装置层322可为一金属氧化物二极管结构。或者，驱动装置层322可为一隧穿二极管结构。驱动装置层322是用以于读取及写入作业进行时，控制在一指定存储单元或存储单元群内的电流。对于驱动装置层322施加一偏压，使得通过一指定存储单元的电流引起一选择机制，藉此可读取或写入该多个电流流经的存储单元。通过使用存储元件表面328构成沟道321侧壁的一部分的存储单元阵列叠层结构320，可经由一简单的沉积工艺轻易地将驱动装置层322纳入整体结构之中。除了工艺容易之外，将驱动装置层322结合至沿存储单元阵列叠层结构320侧壁处，尚有助于确保存储元件表面328与驱动 装置层322间的电性接触。图8为图7所示的存储单元阵列的布局图，在导线形成前，于导线沟道具有一驱动装置层。除此之外，图8的布局类似于图4。在导线形成于沟道262之内前，一第一驱动装置层323及一第二驱动装置层325是沿着沟道262的相对二侧壁而形成。第一及第二驱动装置层323及325沿着沟道262的相对二侧壁形成，并被布置成位于存储单元叠层结构251、252、253、254、255及257各自的金属氧化物存储元件与形成于沟道262内的导线间。第一及第二驱动装置层323、325是通过限制流经相对应的金属氧化物存储元件与导线间的电流，而被用以控制通过存储单元叠层结构251、252、253、254、255及257的金属氧化物存储元件的电流。图9-图15是描绘制造前述的各种存储单元阵列结构的方法的步骤。图9绘示在沉积形成存储单元阵列叠层构造的多材料层后，于未经刻蚀步骤的情况下，一叠层结构的截面图。该叠层结构包含了多个层导电垫层。叠层结构是形成于衬底400之上。衬底400可为任何适合于其上形成存储单元的材料。在所示实施例中，衬底400为二氧化硅。衬底400可为一介电材料，除非置于一电场中，否则不传导电荷。第一存储单元于第一导电垫层内形成，第一导电垫层包含了由势垒金属层402、金属层404以及另一势垒金属层402所构成的第一存储单元叠层。势垒金属层402及金属层404可为任何于前文提及的材料。金属层404较佳地选用其氧化物可作为电阻性金属氧化物存储元件的金属。在由势垒金属层402、金属层404及另一势垒金属层402构成的第一存储单元叠层的顶部，一第一绝缘层406形成于其上。第一绝缘层406是用以隔绝由第一存储单元叠层形成的存储单元以及形成于第一绝 缘层406上方的存储单元。第二存储单元于第二导电垫层内形成，第二导电垫层包含了由沉积于第一绝缘层406上的势垒金属层402、金属层408与另一势垒金属层402构成的第二存储单元叠层。势垒金属层402及金属层408可为与用以形成第一存储单元叠层的势垒金属层402、金属层404的材料相同的材料。一第二绝缘层410沉积于第二存储单元叠层之上。第二绝缘层410是用以电性隔绝形成于第二存储单元叠层的存储单元以及位于第二绝缘层410上方的材料。如前文所述，第一及第二绝缘层406及410可为任何可用以电性隔绝存储单元的适当材料。在所示实施例中，第一及第二绝缘层406、410为氮化硅。图10是绘示在沟道412形成后，该叠层结构的截面图。在如图9所示沉积导电垫层后，形成一延伸至衬底的沟道412。沟道412是刻蚀通过导电垫层而于到达衬底层时停止，形成多个导电垫。导电垫以沿着邻接沟道412侧面的方式形成，该多个导电垫各具有对应于沟道一侧面的一邻近侧面。更具体地说，沟道412是通过刻蚀通过第二绝缘层410、第二存储单元叠层(包含由位于顶部的势垒金属层402、金属层408以及位于底部的势垒金属层402构成的叠层)、第一绝缘层406以及第一存储单元叠层(包含由位于顶部的势垒金属层402、金属层404以及位于底部的势垒金属层402构成的叠层)而形成。沟道412通过刻蚀通过该多个材料层而到达衬底400的材料，使得衬底400材料的顶面构成沟道412的底部。图11绘示在另一实施例中，于沟道412形成后再经过一沉积氧化物成长势垒层414的步骤，所得到的存储单元阵列叠层结构的截面图。根据该另一实施例，在此步骤中，一氧化物成长势垒层是在形成导线用沟道412的步骤后形成于沟道412内。如前文所述，氧化物成长势垒层414是用以防止在氧化工艺中，电阻性金属氧化物元件向共享的沟道412内成长。此外，氧化物成长势垒层414提供一导线或驱动装置层附着的表面，相较于存储元件表面，该表面可使形成位线的导线以及驱动装置层更容易接合于上。氧化物成长势垒层414的沉积可使用任何适合的方法，包含化学气相沉积或物理气相沉积。氧化物成长势垒层414是沉积以便形成沿着沟道412侧壁的一个层。氧化物成长势垒层可为任何适合于氧化工艺中允许氧原子扩散通过，且于存储单元写入及读取作业进行时将电荷自电阻性金属氧化物存储元件传导至导线的材料。如图9所示，氧化物成长势垒层的材料为氮化钛。图12绘示在经过一氧化形成第一及第二存储单元的电阻性金属氧化物存储元件416及418的步骤后，存储单元阵列叠层结构的截面图。在氧化工艺中，该多个位于沟道内的层被氧化，使得部分的金属层408、404被氧化而形成电阻性金属氧化物存储元件418及416。不论在氧化物成长势垒层414存在或不存在的状况下，氧化步骤皆可发生。如先前实施例所述，氧化物成长势垒层可为一经氧化而形成一氧化物成长势垒层414的材料。在图10所示实施例中，氧化物成长势垒层的原材料为氮化钛，而经氧化以形成氮氧化钛(TiNOx)。由电阻性金属氧化物存储元件416及418形成存储元件表面(电阻性金属氧化物存储元件的接触接口)422及424，电流通过存储元件表面422及424而流入、流出电阻性金属氧化物存储元件418及416。在图12所示的实施例中，该氧化步骤亦包含形成场增强层420，场增强层420是形成于电阻性金属氧化物存储元件416、418顶部及底部水平表面的至少一者的一个部分。场增强层420可以将电阻性金属氧化物存储元件416及418夹于场增强层420间的形态形成。场增强层是由具有较低的导电性的材料所形成，以使通过势垒金属层402的电流是被引导出势垒金属层402而进入电阻性金属氧化物存储元件416、418。此一形态增加电阻性金属氧化物存储元件内的电流，使得在存储阵列整体操作电流较低的情况下，可达到适当的读取及写入电流电平(current level)。在所述实施例中，是通过在氧化工艺中氧化部分的势垒金属层402来形成场增强层。如前所述，场增强层可由氮氧化钛材料形成。或者在另一实施例中，不形成场增强层420。图13绘示在又一实施例中，于氧化步骤后再经过于沟道内形成驱动装置层426的步骤，所得到的存储单元阵列叠层结构的截面图。驱动装置层426可在以氧化方式形成第一及第二存储单元的电阻性 金属氧化物存储元件416、418后，经由沉积方式来形成。如前所述，驱动装置层426可由任何能够调整通过电阻性金属氧化物存储元件416及418的电流的适当材料与结构来形成。举例而言，驱动装置层426可为金属氧化物二极管或隧穿二极管的任一者。此外，可以使用氧化物成长势垒层的结构来形成驱动装置层426，而使驱动装置层426沉积于氧化物成长势垒层顶部之上。图14绘示在另一实施例中，一包含氧化物成长势垒层414的叠层结构，于沟道415内形成导电位线后所得到的截面图。于沟道415内形成导电位线的步骤，可包含于沟道415内沉积一势垒金属层428以及一金属层430。更具体地说，势垒金属层428是沉积于沟道415内的氧化物成长势垒金属层上。沟道415剩下的空间被金属层430填满，而势垒金属层428再沉积于沟道415顶部之上，使得金属层430是完全被势垒金属层428所包围。势垒金属层428及金属层430可由任何前述的势垒金属材料或金属层材料来形成。导线的形成可在沟道415内具有或不具有氧化物成长势垒层414、或沟道415内具有或不具有驱动装置层、或任何其他两种不同实施例的组合的状况下。图15是绘示在一实施例中，一不具有氧化物成长势垒层或驱动装置层的叠层结构，在经过形成一垂直连接件阵列的步骤后所得到的截面图；该垂直连接件阵列形成步骤包含形成第一及第二背贯孔432及434。第一背贯孔432是由刻蚀通过第二绝缘层410、第二存储单元叠层(包含由位于顶部的势垒金属层402、金属层408以及位于底部的势垒金属层402构成的叠层)以及第一绝缘层406的步骤来形成。此一刻蚀暴露出第一存储单元叠层的顶面(即第一存储单元叠层的势垒金属层402的顶面)。形成第一背贯孔432的步骤更包含以一导电材料填充贯孔，以形成上方电路与第一存储单元间的电性接触。形成垂直连接件阵列的步骤也包含刻蚀通过第二绝缘层410的步骤，使得一第二背贯孔434以延伸至第二存储单元叠层的势垒金属层402顶部的形式形成。形成第二背贯孔434的步骤包含以一导电材料填充贯孔，以制造与第二存储单元间的电性接触。第一及第二存储单元背贯孔是于实体上与电性上皆彼此隔绝，以使得存储单元可被选择性的写入及读取。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明 的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种集成电路装置，包括: 一导线，具有一第一侧面及一第二侧面； 多个层，该多个层各由布置于邻接该导线的该第一侧面与该第二侧面的多个导电垫所构成，该多个导电垫各具有一邻近侧面，该多个邻近侧面是邻近于该多个导电垫对应的该第一侧面与该第二侧面的其中一个； 多个金属氧化物存储元件，位于该多个邻近侧面上，并与该多个导电垫对应的该第一侧面与该第二侧面的其中一个有电性交流；以及 一垂直连接件阵列，由多个垂直连接件所构成，该多个垂直连接件是分别与该多个导电垫以及一上方电路有电性交流。
2.根据权利要求1所述的集成电路装置，其中该多个导电垫中的至少二个是叠层而使至少一第一导电垫被布置于一第二导电垫之上，且该第一导电垫的一远离侧面被布置于较该第二导电垫的一远离侧面接近该导线处，该第一导电垫的该远离侧面与该第二导电垫的该远离侧面是与对应的该多个垂直连接件有电性交流。
3.根据权利要求1所述的集成电路装置，其中该多个导电垫各包含位于该多个金属氧化物存储元件的其中一个与该多个垂直连接件的其中一个之间的一金属层，该金属层具有该邻近侧面。
4.根据权利要求3所述的集成电路装置，其中该金属层的一氧化部分是一电阻性金属氧化物存储元件，使得该电阻性金属氧化物存储元件是沿着该多个导电垫的该多个金属层的邻近侧面布置。
5.根据权利要求4所述的集成电路装置，其中该多个导电垫更包含多个势垒金属层，该金属层被布置于该多个势垒金属层的至少二者之间。
6.根据权利要求4所述的集成电路装置，其中该多个导电垫更包含多个场增强结构，该多个金属氧化物存储元件各包含邻近于所对应的一沟道的一第一侧壁与一第二侧壁的其中一个的一邻近端，该多个场增强结构是邻接该多个邻近端。
7.根据权利要求4所述的集成电路装置，其中一氧化物成长势垒层被布置于该多个金属氧化物存储元件的至少一者以及该至少一金属氧化物存储元件所对应的该第一侧面与该第二侧面的其中一个之间。
8.根据权利要求4所述的集成电路装置，其中一驱动装置层被布置于该多个金属氧化物存储元件的至少一者以及该至少一金属氧化物存储元件所对应的该第一侧面与该第二侧面的其中一个之间。
9.根据权利要求1所述的集成电路装置，其中该上方电路包含耦接至该垂直连接件阵列的多条字线。
10.根据权利要求1所述的集成电路装置，其中该导线为位线。
11.一种制造权利要求1至10中任一项所述装置的方法，包括: 一层形成步骤，是形成多个由多导电垫所构成的层，该多个导电垫是邻接于一沟道的一第一侧壁与一第二侧壁，该多个导电垫并各具有邻近侧面，该多个邻近侧面是邻近于该多个导电垫所对应的该第一侧壁与该第二侧壁的其中一个； 一金属氧化物存储元件形成步骤，是形成多个金属氧化物存储元件于该多个邻近侧面 上;一导线形成步骤，是形成一导线于该沟道内，使得该导线与该多个金属氧化物存储元件有电性交流；以及 一垂直连接件阵列形成步骤，是形成一垂直连接件阵列，该垂直连接件阵列是与该多个导电垫各者有电性交流。
12.根据权利要求11所述的方法，其中该层形成步骤更包括沉积多导电垫层，该多个导电垫层各包含位于一第一势垒金属层与一第二势垒金属层间的一第一金属层。
13.根据权利要求12所述的方法，其中该金属氧化物存储元件形成步骤包含氧化该金属层的一部分，以形成至少一电阻性金属氧化物存储元件。
14.根据权利要求11所述的方法，更包含: 形成多个场增强结构，该多个场增强结构是邻接于多个邻近端，该多个邻近端是该多个金属氧化物存储元件邻近于所对应的该沟道的该第一侧壁与该第二侧壁的其中一个处。
15.根据权利要求11所述的方法，更包含: 在该金属氧化物存储元件形成步骤前，沿着该沟道的该第一侧壁与该第二侧壁形成一氧化物成长势鱼层。
16.根据权利要求11所述的方法，更包含: 沿着该沟道的该 第一侧壁与该第二侧壁形成一驱动装置层。
17.根据权利要求11所述的方法，其中该垂直连接件阵列形成步骤包含以下步骤: 形成穿透位于该多个导电垫各者上方的材料的多个孔穴； 沿着该多个孔穴的侧面形成一绝缘层；以及 以至少一导电材料填充该多个孔穴。
18.根据权利要求11所述的方法，更包含: 形成耦接至该垂直连接件阵列的多条字线。
19.根据权利要求11所述的方法，其中该导线为位线。
全文摘要
本发明公开了一种邻接沟道侧壁的三维存储阵列及其制造方法。存储单元阵列包含一由多个存储单元构成的叠层，该多个存储单元以邻接于在沟道内形成的导线所具有的相对二侧面的方式布置。存储单元的叠层使得各存储单元的存储元件表面成为沟道侧壁的一部分。导线形成于沟道内，而建立跨越各存储单元的存储元件表面的电性接触。制造上述结构的方法是通过一不须使用任何额外掩模的自对准工艺。
文档编号H01L21/82GK103247653SQ201210022328
公开日2013年8月14日 申请日期2012年2月1日 优先权日2012年2月1日
发明者简维志, 李明修, 陈士弘 申请人:旺宏电子股份有限公司