专利名称：晶体管结构的制作方法
技术领域：
本发明关于一种晶体管结构，特别关于一种嵌置通道式(buried channeltransistor)晶体管结构。
背景技术：
随着半导体技术的集成度不断提高、元件尺寸不断缩小，传统平面通道式晶体管的尺寸及载子通道长度亦相对地缩小。传统平面通道式晶体管虽被广泛地利用在积体电路设计中，但是日渐缩小的通道长度却使得在栅极下方的通道与晶体管的源极/漏极之间的相互影响日渐增加，因此，平面通道式晶体管在开关的控制方面受到如短通道效应(shortchannel effect)等现象的挑战。为了解决此一问题，研究人员发展出一种称为嵌置通道式的晶体管结构，这种嵌置通道式的晶体管结构具有一嵌置栅极介于两个掺杂区之间，进而增加了通道的长度。然而，虽然嵌置通道式的晶体管解决了短通道效应的问题，但是在源极/漏极和嵌置的栅极的介面间产生的高电场却成了 GIDL(Gate Induced Drain Leakage)失效的主要原因。
发明内容
本发明提供一种嵌置通道式晶体管结构。本发明提供一种嵌置式栅极的晶体管结构，包含一半导体基板、一沟槽以及一掺杂区。该半导体基板包含一第一表面与一井区，其中该井区位于该第一表面下，且该沟槽设置于该半导体基板内，该沟槽自该第一表面延伸至该井区中。该沟槽包含一第一功函数层以及一第二功函数层，其与该第一功函数层相邻且具有相反掺质型态。该晶体管结构又包含一介电层，其与该沟槽的内壁相邻并将各功函数层与该半导体基板分离。该掺杂区置于该该半导体基板中以及位于该井区之上，其中该掺杂区的掺质型态与该第一功函数层相反。根据上述构思，该介电层将该掺杂区与各功函数层分离。根据上述构思，该嵌置式栅极晶体管结构的第二功函数层在该第一功函数层上，且该第二功函数层将该第一功函数层与该掺杂区分离。根据上述构思，该第二功函数层在该第一功函数层上，且该第二功函数层与该第一功函数层的掺质浓度为一梯度分布。根据上述构思，该第二功函数层成长于该沟槽的内壁，且该第一功函数层被该第二功函数层夹在中间。根据上述构思，该第一功函数层成长于该沟槽的底部和内壁的部分区域。为便于更进一步描述本发明的特征与优点，各较佳的实施例在下述的实施方式与所附图中将作进一步揭示。
图1为本发明一实施例部分结构的示意图；图2为本发明所公开一嵌置式栅极结构示意图；图3为本发明一晶体管结构的示意图；图4为本发明另一嵌置式栅极结构示意图；图5A为本发明另一嵌置式栅极结构示意图；图5B为图5A的上视图；图6为本发明另一嵌置式栅极结构示意图；图7为本发明另一嵌置式栅极结构示意图。附图标记说明如下:100半导体基板102第一表面104井区106掺杂区200沟槽202介电层204嵌置式栅极结构210第一功函数层212第二功函数层220填充介电层2104 侧壁段
具体实施例方式在此请参考本发明说明书中详述的各实施例以及所附的图示。在本说明书所记载的各较佳实施例中所用的"半导体基板"一词可代表P型或η型半导体材料的晶片基板，此晶片包含但不限定于是由长晶后切割而成或是透过外延成长。"η型掺杂"在此是指在材料本体中加入可增加电子载体的掺杂或不纯物，其包含但不限于周期表中第五或第六族的元素。同样的，"P型掺杂"在此是指在材料本体中加入可增加空穴载体的掺杂或不纯物，其包含但不限于第二或第三族的元素。图1-7说明下文关于嵌置通道式晶体管的详细说明、示意结构与制造方法。参考图1，一半导体基板100包含一井区104，其在半导体基板100的一第一表面102下方。井区104可为中性区、η型或P型区。半导体基板100可进一步包含一掺杂区106，其可通过离子注入、扩散、内掺杂或外延等方法将掺杂物或掺质注入半导体基板100中而形成。掺杂物或掺质可包含但不限于磷、砷、硼、铟、锑等元素，且掺杂区106设置于井区104上。在本发明所公开的一实施例中，掺杂区106是η型，而在本发明所公开的另一实施例中，掺杂区106是P型。掺杂区106在第一表面102下方的深度约为0.lum，较佳的选择可介于0.05um到0.2um。线AA^表示介于井区104与掺杂区106的边界。部分的半导体基板100可通过一挖空工艺而形成一位于第一表面102下方的一沟槽200，其可自第一表面102延伸进入井区104中。挖空工艺可以各式不同的半导体蚀刻工艺包括但不限于如RIE (reactive ion etch)、湿蚀刻等加以完成,对于蚀刻工艺的选择是依据沟槽200的尺寸或长宽比(aspect ratio)来决定。在本发明的一实施例中，沟槽200的长宽比介于I至20之间，较佳的选择可介于4至8之间。长宽比(aspect ratio)的定义在此为将沟槽200中较长的部分如深度除以较短的部分如沟槽的直径。图1为本发明一实施例的部分结构不意图。在半导体基板100的第一表面102下方的嵌置式栅极结构204在沟槽200中形成电压控制元件。一介电层202形成在沟槽200的底部和侧壁，其中形成介电层202的工艺可包括但不限于化学气相沉积(CVD)或热氧化法(Thermal Oxidation)。介电层202的材料可选自各种具有高介电常数(或称为k值)的材料如氧化硅、氮化硅、氮氧化硅、如铪、锆、钌、铝、钛等金属氧化物，或是其他具有相同性质的材料。介电层202的厚度较佳为介于I至10nm。图2进一步描述嵌置式栅极结构204。嵌置式栅极结构204包括填充于沟槽200中的两层导电层，而此两层导电层与掺杂区106被介电层202隔离。两层导电层中的一层为第一功函数层(workfunction layer) 210,而另一层为第二功函数层212,其中第二功函数层212位于第一功函数层210上。第一功函数层210的掺质型态与第二功函数层212及掺杂区106为相反的型态。在本发明所公开的一实施例中，第一功函数层210是P型掺杂，第二功函数层212是η型掺杂。在本发明所公开的另一实施例中，第一功函数层210是η型掺杂，第二功函数层212是P型掺杂。第一功函数层210或第二功函数层212的基材可为半导电或导电材料例如多晶硅、非晶硅、金属或其他性质可匹配的材料。第一功函数层210或第二功函数层212在填充沟槽200时，较佳的实施例为填充至Hl(自沟槽底端量起)的高度使得第二功函数层212的顶端比边界线AA'来得高。功函数层的成长工艺可以化学气相沉积(CVD)或物理气相沉积(PVD)先长一层，接着再以湿蚀刻或干蚀刻的工艺作部分回蚀，接着再以化学气相沉积(CVD)或物理气相沉积(PVD)长第二层上去。图3中以线BB'来描述第一功函数层210与第二功函数层212之间的边界。本发明的一较佳实施例中，线BBi较线AAi接近沟槽200的底部，其中线BBi与线AAi之间的距离d小于0.1um较佳。由上文可知，在此实施例中，第二功函数层212与介电层202将第一功函数层210与掺杂区106隔离。在本发明所公开的另一实施例中，为了在半导体基板100的表面上形成平坦的表面，可将一填充介电层220导入沟槽200并堆栈在第二功函数层212上。图4描述本发明所公开的另一实施例，其在半导体基板100中具有一 P型掺杂的掺杂区106，而嵌置式栅极结构204具有一 P型掺杂的第二功函数层212堆栈在一 η型掺杂的第一功函数层210上。图5Α描述本发明所公开的另一实施例，其嵌置式栅极结构204中的功函数层不同于堆栈式的结构，而是先将第二功函数层212形成于介电层202的邻侧，其中第二功函数层212的厚度介于Inm至IOOnm之间，然后再形成第一功函数层210于沟槽200之中，并被第二功函数层212夹在中间。图5Β为嵌置式栅极结构204的俯视图。第一功函数层210、第二功函数层212与介电层202在沟槽200中形成一环状的图案，而依据此一配置，第二功函数层212与介电层202将第一功函数层210与掺杂区106隔离。此外，第一功函数层210的掺杂型态与第二功函数层212和掺杂区106的掺杂型态相反为较佳的选择。第一功函数层210与第二功函数层212填入沟槽200中的部分区域，较佳的情形为填充至Hl的高度(自沟槽的底部量起)使得第二功函数层212可以高于线AA'，其中线AA'代表介于井区104与掺杂区106之间的边界。Hl的高度以介于IOnm至500nm之间为较佳选择。图6描述本发明所公开的另一实施例。在半导体基板100的第一表面102下方形成一掺杂区106后,接着形成一沟槽200。然后,形成一介电层202在沟槽200的底部与侧壁，第一功函数层210沿着沟槽200的底部与内壁形成。第一功函数层210以介于Inm至IOOnm之间为佳。自沟槽底部量至第一功函数层210的顶部的高度以H3表示，自沟槽底部量至线AAi (线AAi代表介于井区104与掺杂区106之间的边界)的高度以H2表示，在本实施例中H3小于H2。因此，井区104与掺杂区106之间的边界较第一功函数层210的侧壁段2104来得高。一第二功函数层212可随后填入沟槽200中，并有部分被第一功函数层210所围绕。第一功函数层210具有与第二功函数层212及掺杂区106相反的掺杂型态。H3小于H2的目的是在于要确保第二功函数层212与介电层202可将第一功函数层210与惨杂区106隔尚。图7进一步描述本发明所公开的另一实施例。形成一沟槽200在半导体基板100中，此一半导体基板100中包含一井区104，其位于半导体基板100的第一表面102下方；线AA'代表介于井区104与掺杂区106之间的边界，其中线AA'可为一直线或者是由许多分开井区104与掺杂区106的不同小线段所连成的线。掺杂区106的掺杂型态可为η型或P型，而在本实施例是以η型为例。然后，形成一介电层202，其沿着沟槽200的底部与侧壁生成，介电层202的厚度介于Inm至20nm之间。接着，形成一 P型的第一功函数层210,其自沟槽200的底部开始形成至线CC'的高度，其中线CC'的高度低于线AA'。在第一功函数层210中的掺质浓度为一梯度分布，且较佳的选择为P型掺质的浓度在沟槽200的底部为最高并逐渐往上递减。随后，形成一 η型的第二功函数层212在P型的第一功函数层210上，第二功函数层212中的掺质浓度为一梯度分布且较佳的选择为η型掺质的浓度在下方为最低，并逐渐往上递增。第二功函数层212与介电层202可将第一功函数层210与掺杂区106隔离。因此，如本实施例所述，具有掺质为梯度分布的嵌置式栅极结构204在沟槽200中形成。在本发明所公开的另一实施例中，为了在基板100的表面上形成平坦的表面，可将一填充介电层220导入沟槽200并堆栈在第二功函数层212上。本案的权利范围并不局限于上文揭示的特定实施例的工艺、设备、制造、物质的成份、装置、方法或步骤。本公开所属技术领域技术人员应了解，基于本发明所公开的教导及公开工艺、设备、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此，以下的权利要求书系用以涵盖用以此类工艺、设备、制造、物质的成份、装置、方法或步骤。
权利要求
1.一种晶体管结构，其特征在于，包含: 一半导体基板(100),包含一第一表面(102)与一井区(104),该井区(104)位于该第一表面(102)下； 一沟槽(200)，设置于该半导体基板(100)，该沟槽(200)自该第一表面(102)延伸至该井区(104)中，该沟槽(200)包含: 一第一功函数层(210)； 一第二功函数层(212)，与该第一功函数层(210)相邻且具有相反掺质型态； 一介电层(202)，与该沟槽(200)的内壁相邻并将各功函数层(210、212)与该半导体基板(100)分离；以及 一掺杂区(106)，设置于该该半导体基板(100)中且位于该井区(104)之上，该掺杂区(106)的掺质型态与该第一功函数层(210)相反。
2.根据权利要求1所述的晶体管结构，其特征在于，该第二功函数层(212)将该第一功函数层(210)与该掺杂区(106)分离。
3.根据权利要求2所述的晶体管结构，其特征在于，该第二功函数层(212)设置于该第一功函数层(210)上。
4.根据权利要求3所述的晶体管结构，其特征在于，该井区(104)与该掺杂区(106)的边界高于该第二功函数层(212)与该第一功函数层(210)的边界。
5.根据权利要求2所述的晶体管结构，其特征在于，该第二功函数层(212)设置于该沟槽(200)的内壁部分区域且该第一功函数层(210)夹于该第二功函数层(212)之间。
6.根据权利要求5所述的晶体管结构，其特征在于，该第二功函数层(212)的顶部高于该井区(104)与该掺杂区(106)的边界。
7.根据权利要求1所述的晶体管结构，其特征在于，该第一功函数层(210)位于该沟槽(200)的底部与该沟槽(200)的内壁部分区域。
8.根据权利要求7所述的晶体管结构，其特征在于，该井区(104)与该掺杂区(106)的边界高于该第一功函数层(210)侧壁部分的顶部。
9.根据权利要求8所述的晶体管结构，其特征在于，该第二功函数层(212)填入该沟槽(200)且该第二功函数层(212)的顶部高于该井区(104)与该掺杂区(106)的边界，该第二功函数层(212)将该第一功函数层(210)与该掺杂区(106)分离。
10.根据权利要求2所述的晶体管结构，其特征在于，该第一功函数层(210)的掺质浓度为一梯度分布，且该第一功函数层(210)的掺质浓度在该沟槽(200)底部最高，并由沟槽(200)底部往上递减。
11.根据权利要求2所述的晶体管结构，其特征在于，该第二功函数层(212)的掺质浓度为一梯度分布，且该第二功函数层(212)的掺质浓度在该第一功函数层(210)与该第二功函数层(212)的边界时为最低。
全文摘要
一种晶体管结构，包含一半导体基板、一沟槽以及一掺杂区。该半导体基板包含一第一表面与一井区，其中该井区位于该第一表面下，且该沟槽设置于该半导体基板内，该沟槽自该第一表面延伸至该井区中。该沟槽包含一第一功函数层以及一第二功函数层，其与该第一功函数层相邻且具有相反掺质型态。该晶体管结构另包含一介电层，其与该沟槽的内壁相邻并将各功函数层与该半导体基板分离。该掺杂区设置于该该半导体基板中且位于该井区之上，其中该掺杂区的掺质型态与该第一功函数层相反。
文档编号H01L29/06GK103178112SQ20121003607
公开日2013年6月26日 申请日期2012年2月15日 优先权日2011年12月22日
发明者吴铁将 申请人:南亚科技股份有限公司