专利名称：半导体鳍上的反熔丝的制作方法
技术领域：
本发明一般地涉及半导体领域，更具体地来说，涉及一种数据存储元件。
背景技术：
存在两种主要类型的数据存储元件。第一种类型是易失性存储器，其中，从存储器去除电源的瞬间，存储在特定存储元件中的信息丢失。第二种类型是非易失性存储元件，其中，甚至在去除电源之后，也保持信息。在第二种类型中，一些设计允许进行多次编程，而其他设计允许仅一次编程。通常，用于形成非易失性存储器的制造技术不同于标准逻辑处理。因此，用于形成非易失性存储器的复杂性和成本很高。通常，一次可编程(OTP)存储器件包括金属熔丝、栅氧化层熔丝(gate oxidefuse)等。金属熔丝使用金属作为编程元件。栅氧化层熔丝使用栅氧化层作为编程元件。现有的OTP存储器件通常使用铝互连技术制造，该铝互连技术包括铝沉积、图案化、以及蚀刻的步骤。这些OTP存储器件的形成与当前的铜镶嵌工艺(其已经成为标准工艺)不兼容。另外，现有的OTP存储器件要求高压(诸如，栅氧化层熔丝)或高电流(诸如，金属和通孔反熔丝)用于编程。在设计中需要考虑这样的高压或高电流，并且从而，相应地增加了制造集成电路的复杂性和成本。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种器件，包括:衬底；隔离区，位于所述衬底的表面处；半导体区，位于所述隔离区的顶面上方；导电部件，位于所述隔离区的所述顶面上方，其中，所述导电部件邻近所述半导体区；以及介电材料，位于所述导电部件和所述半导体区之间，其中，所述介电材料、所述导电部件、以及所述半导体区形成反熔丝。该器件进一步包括:连接至所述反熔丝的电源，其中，所述电源被配置成提供编程电压，所述编程电压用于对所述反熔丝进行编程。在该器件中，所述半导体区包括半导体鳍。在该器件中，所述半导体区包括外延区，所述外延区的面与所述隔离区的所述顶面既不平行也不垂直。在该器件中，所述半导体区进一步包括:位于所述外延区上方的硅化物区。在该器件中，所述外延区包括硅锗。在该器件中，所述导电部件包括:半导体区，位于所述隔离区的所述顶面上方；以及硅化物区，位于所述半导体区上方，并且其中，所述隔离区的一部分位于所述半导体区和所述导电部件之间。该器件进一步包括:多栅极晶体管，其中，所述导电部件和所述多栅极晶体管的栅电极由相同材料形成。根据本发明的另一方面，提供了一种器件，包括:半导体衬底；浅沟槽隔离(STI)区，位于所述半导体衬底的表面处；第一半导体鳍，位于所述STI区的顶面上方；第二半导体鳍，位于所述STI区的所述顶面上方，其中，所述第一半导体鳍和所述第二半导体鳍包括面；以及介电材料，位于所述第一半导体鳍和所述第二半导体鳍之间，其中，所述介电材料、所述第一半导体鳍、以及所述第二半导体鳍形成反熔丝。在该器件中，所述第一半导体鳍和所述第二半导体鳍分别包括:第一硅锗区和第
二硅锗区。在该器件中，所述第一半导体鳍和所述第二半导体鳍进一步包括:第一硅鳍和第二硅鳍，所述第一硅鳍和所述第二硅鳍分别位于所述第一硅锗区和所述第二硅锗区下方。在该器件中，所述第一硅鳍和所述第二硅鳍之间的距离在约50nm和约70nm之间。在该器件中，所述反熔丝进一步包括:第一硅化物区和第二硅化物区，所述第一硅化物区和所述第二硅化物区分别位于所述第一半导体鳍和所述第二半导体鳍的顶面上方。该器件进一步包括:连接至所述反熔丝的电源，其中，所述电源被配置成提供在所述第一半导体鳍和所述第二半导体鳍之间的编程电压，从而对所述反熔丝进行编程以将所述反熔丝从高阻态改变为低阻态。在该器件中，所述第二半导体鳍与所述第一半导体鳍的纵长方向对准。在该器件中，所述第二半导体鳍位于所述第一半导体鳍的一侧，并且与所述第一半导体鳍的纵长方向未对准。根据本发明的又一方面，提供了一种方法，包括:实施外延，以在浅沟槽隔离(STI)区的顶面上方形成外延区，其中，所述STI区位于衬底的表面处；在所述外延区上方形成硅化物区并且所述硅化物区与所述外延区接触；形成邻近所述硅化物区并且位于所述STI区上方的导电区；在所述导电区和所述硅化物区和所述外延区的组合区之间填充介电材料，其中，所述导电区、所述组合区、以及所述介电材料形成反熔丝；以及形成电连接至所述硅化物区和所述导电区的电源，其中，所述电源被配置成施加高到足以对所述反熔丝进行编程的编程电压。该方法进一步包括:在所述STI区的所述顶面上方形成第一半导体鳍；以及使所述第一半导体鳍凹进以形成凹槽，其中，所述外延区形成在所述凹槽中。在该方法中，形成所述导电区的步骤包括:在所述STI区的所述顶面上方形成第二半导体鳍；使所述第二半导体鳍凹进以形成额外凹槽；以及在实施所述外延的步骤时，在所述凹槽中同时形成额外的外延区。在该方法中，形成所述导电区的步骤包括:在栅极介电层上方形成栅电极层，其中，所述栅极介电层位于所述第一半导体鳍上方；以及图案化所述栅电极层，以同时形成多栅极晶体管的栅电极和所述导电区。
为了更完整地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1至图5是根据一些示例性实施例的制造反熔丝的中间阶段的俯视图和横截面图；以及图6至图10是根据可选示例性实施例的制造反熔丝的中间阶段的俯视图和横截面图。
具体实施例方式以下详细描述了本发明内容的实施例制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用创造性概念。所论述的具体实施例是示例性的，并且不限制本发明内容的范围。根据多个实施例提供了一次可编程(OTP)反熔丝及其形成方法。示出了形成OTP反熔丝的中间阶段。论述了根据实施例的OTP反熔丝的变型例和操作。在整个附图和所描述的实施例中，类似参考标号用于指定类似元件。图1至图5是根据一些示例性实施例的制造反熔丝的中间阶段的俯视图和横截面图。图1示出用于形成反熔丝的最初结构的俯视图。首先形成多个半导体鳍20。在一些实施例中，半导体鳍20相互平行，并且相互邻近。栅极介电层21和栅电极22形成在半导体鳍20的顶面和侧壁上方，栅电极22形成在栅极介电层21的上方并且与其对准(请参考图
4)。栅电极22的纵长方向可以垂直于半导体鳍20的纵长方向。半导体鳍120和220设置为邻近半导体鳍20。半导体鳍20、120、以及220可以由诸如硅的相同半导体材料形成，并且可以同时形成这些半导体鳍。图2示出图1中的结构的横截面图，其中，沿着图1中的平面交叉线2-2截取该横截面图。根据一些实施例，隔离区26形成在半导体衬底30中。隔离区26可以是浅沟槽隔离(STI)区，因此下文中，将隔离区可选地称为STI区。半导体衬底30可以包括:硅、硅锗、碳化硅、或其他半导体材料。半导体鳍20和120位于STI区26的顶面上方。半导体鳍20和120可以由与半导体衬底30相同的材料形成。在一些实施例中，鳍20和120的形成包括在半导体衬底30中形成STI区26，其中，衬底30的多个部分位于相邻的STI区26之间。然后，使STI区26凹进，并且位于相邻的STI区26上方的衬底30的多个部分形成鳍20和120。在栅极介电层21和栅电极22形成在鳍20的中间部分上方(如图1中所示)之后，可以使鳍20凹进。防止位于栅电极22下方的鳍20的多个部分凹进，而不受栅电极22保护的鳍20的多个部分凹进。在鳍20凹进时，鳍120也凹进。如由图3A和图3B中虚线32所示，使用图2中的线32示意性地示出了凹进之后的鳍20和120的顶面(或衬底30的顶面)。凹进的鳍20和120的顶面可以比STI区26的顶面更高、齐平、或更低。在可选实施例中，鳍20和120不凹进。接下来，如图3A和图3B中所示，实施外延以生长外延区36和136。外延可以例如使用选择性外延生长(SEG)实施。图3A示出凹进的鳍20和120的顶面32高于STI区26的顶面的实施例。图3B示出凹进的鳍20的顶面32与STI区26的顶面齐平或低于STI区26的顶面的实施例。应该理解，外延区36和136还形成位于隔离区26的顶面上方的鳍的部分。例如，在图3A中，外延区36和136以及结合的相应鳍20和120的下层剩余部分也形成鳍。在一些实施例中，外延区36和136包括硅锗。在可选实施例中，外延区36和136包括硅，并且基本上没有锗。当外延区由硅锗形成时，所得到的外延区36和136的锗原子百分比可以大于大约20%原子百分。外延区36和136中的锗百分比还可以在约20%和约40%原子百分比之间。
观察到，由于不同表面上的不同生长率,可以形成面,其中，面是外延区36和136的倾斜顶面。倾斜顶面与STI区26的顶面既不并行也不垂直。例如，具有(111)表面定向的表面上的生长率低于其他平面(诸如(110)和(100)平面)的生长率。从而，外延区36和136(以及图4中的外延区236)可能具有包括(111)表面定向(换句话说，在(111)平面上)的面。面可以具有倾斜角α，该倾斜角可以为大约54.7度。由于面的形成，外延区136可以形成角部138，并且外延区36可以形成角部38。角部38和138相互接近，并且相互面对。而且，从相邻鳍20生长的外延区36可以相互接触，并且可以合并为较大外延区。此外，如在图3Α和图3Β中所示，在外延区36和136的顶部上方，分别形成硅化物区42和142。硅化物区42和142包括与外延区36和136中的相同元素，即，包括硅和/或锗。另外，用于形成硅化物区42和142的金属可以包括:镍、钴、钯、及其组合，但是还可以使用适用于形成硅化物区的其他金属。硅化物区42和142还具有相互面对并且相互接近的角部。导电部件44和144分别形成在硅化物区42和142上方并且电连接至硅化物区42和142。导电部件44和144可以是接触塞，例如，该接触塞可以包括钨。可选地，导电部件44和144可以由铜形成，并且可以是称为MO部件的底部金属部件。介电材料46填充在鳍20和120、硅化物区42和142、以及导电部件44和144之间的间隙中。介电材料46可以是层间介电层(ILD)的部分,并且可以包括含碳介电材料。鳍20和120的部分、外延区36和136、硅化物区42和142、以及介电材料46的部分形成反熔丝50，可以通过导电部件44和144对反熔丝50进行编程。还可以通过导电部件44和144读取反熔丝50的状态。图5示出了如图3Α和图3Β中所示的反熔丝50的俯视图。在图5中标记出图3Α和图3Β中的相应部件。再次参考图3Α和图3Β，在进行编程之前，反熔丝50处于高阻态。当实施编程时，电源51(其可以为电压源)将编程电压VpiOg施加在导电部件44和144之间。根据一些示例性实施例，编程电压VpiOg可以处于大约+3V和大约-3V之间。在进行编程期间，外延区36和136之间的介电材料46击穿。从而，编程将反熔丝50从高阻态变为低阻态。可以通过导电部件44和144测量反熔丝50的阻抗。区域64标记介电材料46可能击穿的区域。在一些实施例中，在角部38和138 (以及硅化物区42和142的角部)之间的介电材料46的部分最可能击穿。结果，在导电部件44和144之间测量的阻抗降低。另外，编程可能导致硅化物区42和142的融化和/或电迁移，以及外延区36和136的伸出。硅化物区42和142中的硅化物可以流入击穿的介电材料46。结果，导电部件44和144可以通过硅化物相互电连接。该实施例能够提供一系列编程机构，从而提高了编程成功率和编程效率。在一些示例性实施例中，在编程之前，通过导电部件44和144测量的反熔丝50的阻抗可以大于约IM欧姆。在编程之后，通过导电部件44和144测量的反熔丝50的阻抗可以小于约IOOk欧姆。从而，可以通过检测导电部件44和144之间的阻抗来读取反熔丝50的状态。适当的编程电压Vprog与外延区36和136之间(以及硅化物区42和142之间)的距离SI相关。距离SI进一步与鳍20和120之间的距离S2相关。在一些示例性实施例中，距离SI可以在约35nm和约50nm之间，并且距离S2可以在约50nm和约70nm之间，其中，较大距离SI和S2对应于较高的编程电压VpiOg。然而，应该认识到，在通篇描述中论述的尺寸是实例，并且可以改变为不同值。在反熔丝50中，外延区的面和尖端38和138的形成有助于缓和最小SI和S2值的要求，使得可以使用较大SI和S2值，并且还可以在不需要非常高的编程电压VpiOg的情况下对反熔丝50进行编程。图4示出了在鳍20和220、外延区36和236、硅化物区42和242之间、以及其间的介电材料46的一部分形成的反熔丝52的横截面图。图5中所示的俯视图还示出了反熔丝52，其中，通过图5中的平面交叉线4-4截取图4中的横截面图。参考图4，在分别形成外延区36和硅化物区42的同时，形成外延区236和硅化物区242。可以通过导电部件44和244对反熔丝52进行编程并且读取反熔丝52。反熔丝52的工艺步骤、材料、编程和读取方法等可以基本上与反熔丝50的相应元件相同，并且可以从反熔丝50的相应论述获得具体细节。图6至图10示出了根据可选实施例的形成反熔丝54和56 (图10)的中间阶段的俯视图和横截面图。除非另外说明，否则这些实施例中的元件的材料和形成方法基本与类似元件相同，类似元件由图1至图5所示的实施例中的类似参考标号指示。从而，可以在图1至图5所示的实施例的论述中获得图6至图10中所示的实施例的具体形成细节。参考图6，形成鳍20、栅极介电层21、以及栅电极22。当形成栅电极22时，也同时形成导电部件122和222。导电部件122和222邻近鳍20。例如，导电部件122和222和栅电极22之间的距离S2可以在约50nm和约70nm之间，但是可以使用不同值。图7和图8示出了形成导电部件122和222以及栅电极22、以及形成栅极介电层21的中间阶段的横截面图，其中，通过图6中的平面交叉线7-7截取横截面图。参考图7，栅极介电层60形成在鳍20的顶面和侧壁上。栅极介电层60可以包括:氧化硅、氮化硅、高_k介电材料、其多层、及其组合。导电层62形成在栅极介电层60的上方。导电层62可以包括:多晶娃、金属、金属硅化物等。接下来，如图8中所示，图案化栅极介电层60和导电层62。栅极介电层60的剩余部分形成栅极介电层21。导电层62的剩余部分形成栅电极22和导电部件222。同时，还形成导电部件122(图6)。接下来，如图9和图10中所示，形成外延区36、硅化物区42、导电部件44和244、以及介电材料46。图10示出了图9中的结构的俯视图。外延区36、硅化物区42、导电部件44和244、以及介电材料46的形成工艺可以与图3A至图5中的实施例的形成工艺基本相同，并且因此在此不再重复。结果，形成反熔丝54，并且反熔丝54包括外延区36、硅化物区42、导电部件222、在其间的介电层46的部分。然后，导电部件44和244形成为分别电连接至硅化物区42和导电部件222。可以通过使用电源51以将编程电压Vprog施加在导电部件44和244之间来对反熔丝54进行编程，从而击穿介电材料46。区域64标记介电材料46最可能击穿的区域。在形成反熔丝54时,还同时形成如图10中所示的反熔丝56。反熔丝56包括:夕卜延区36、娃化物区42、导电部件122、以及其间的介电层46的部分。如图4、图5、图9和图10中所示,栅极介电层21、栅电极22、以及邻近外延区36可以形成多栅极晶体管，诸如，鳍式场效应晶体管(FinFET)。可以插入外延区36，以形成FinFET 70的源极区和漏极区。如图4和图5中所示，外延区36之一用作FinFET 70的源极/漏极区，并且还形成反熔丝50和52中的每个的一部分。如图9和图10中所示，外延区36中的一个用作FinFET 70的源极/漏极区，并且还形成反熔丝54和56中的每个的一部分。从而，根据实施例的反熔丝的形成与前道工艺完全兼容，并且不需要额外的掩膜和工艺步骤。反熔丝可以具有高密度，并且可以使用电压(代替激光)对反熔丝进行编程。
根据实施例，一种器件包括:衬底；隔离区，位于衬底的表面处；以及半导体区，位于隔离区的顶面上方。导电部件设置在隔离区的顶面上方，其中，导电部件邻近半导体区。介电材料设置在导电部件和半导体区之间。介电材料、导电部件、以及半导体区形成反熔丝。根据其他实施例，一种器件包括:半导体衬底；STI区,位于半导体衬底的表面处；第一半导体鳍，位于STI区的顶面上方；以及第二半导体鳍，位于STI区的顶面上方。第一和第二半导体鳍包括面。介电材料设置在第一半导体鳍和第二半导体鳍之间。介电材料、第一半导体鳍、以及第二半导体鳍形成反熔丝。根据又一些实施例，一种方法包括:实施外延，以在STI区的顶面上方形成外延区，其中，STI区处于衬底的表面处。该方法进一步包括:硅化物区形成在外延区上方并且硅化物区与外延区接触；邻近硅化物区并且在STI区上方形成导电区；以及在导电区和硅化物区和外延区的组合区之间填充有介电材料。导电区、组合区、以及介电材料形成反熔丝。将电源形成为电连接至硅化物区和导电区。电源被配置成施加足够高的编程电压，从而击穿介电材料。虽然已经详细地描述实施例及其优点，但是应该理解，在不背离由所附权利要求限定的实施例的主旨和范围的情况下，在此可以进行多种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种器件，包括: 衬底； 隔离区，位于所述衬底的表面处； 半导体区，位于所述隔离区的顶面上方； 导电部件，位于所述隔离区的所述顶面上方，其中，所述导电部件邻近所述半导体区；以及 介电材料，位于所述导电部件和所述半导体区之间，其中，所述介电材料、所述导电部件、以及所述半导体区形成反熔丝。
2.根据权利要求1所述的器件，进一步包括:连接至所述反熔丝的电源，其中，所述电源被配置成提供编程电压，所述编程电压用于对所述反熔丝进行编程。
3.根据权利要求1所述的器件，其中，所述半导体区包括半导体鳍。
4.根据权利要求1所述的器件，其中，所述半导体区包括外延区，所述外延区的面与所述隔离区的所述顶面既不平行也不垂直。
5.根据权利要求4所述的器件，其中，所述半导体区进一步包括:位于所述外延区上方的硅化物区。
6.根据权利要求4所述的器件，其中，所述外延区包括硅锗。
7.根据权利要求1所述的器件，其中，所述导电部件包括:半导体区，位于所述隔离区的所述顶面上方；以及硅化物区，位于所述半导体区上方，并且其中，所述隔离区的一部分位于所述半导体区和所述导电部件之间。
8.根据权利要求1所述的器件，进一步包括:多栅极晶体管，其中，所述导电部件和所述多栅极晶体管的栅电极由相同材料形成。
9.一种器件，包括: 半导体衬底； 浅沟槽隔离(STI)区，位于所述半导体衬底的表面处； 第一半导体鳍，位于所述STI区的顶面上方； 第二半导体鳍，位于所述STI区的所述顶面上方，其中，所述第一半导体鳍和所述第二半导体鳍包括面；以及 介电材料，位于所述第一半导体鳍和所述第二半导体鳍之间，其中，所述介电材料、所述第一半导体鳍、以及所述第二半导体鳍形成反熔丝。
10.一种方法，包括: 实施外延，以在浅沟槽隔离(STI)区的顶面上方形成外延区，其中，所述STI区位于衬底的表面处； 在所述外延区上方形成硅化物区并且所述硅化物区与所述外延区接触； 形成邻近所述硅化物区并且位于所述STI区上方的导电区； 在所述导电区和所述硅化物区和所述外延区的组合区之间填充介电材料，其中，所述导电区、所述组合区、以及所述介电材料形成反熔丝；以及 形成电连接至所述硅化物区和所述导电区的电源，其中，所述电源被配置成施加高到足以对所述反熔丝进行编程的编程电压。
全文摘要
一种器件包括衬底；隔离区，位于衬底的表面处；以及半导体区，位于隔离区的顶面上方。导电部件被设置在隔离区的顶面上方，其中，导电部件邻近半导体区。介电材料设置在导电部件和半导体区之间。介电材料、导电部件、以及半导体区形成反熔丝。本发明还提供了半导体鳍上的反熔丝。
文档编号H01L21/8246GK103165572SQ201210058939
公开日2013年6月19日 申请日期2012年3月7日 优先权日2011年12月16日
发明者杨筱岚 申请人:台湾积体电路制造股份有限公司