双向三极栅流体装置及其制造方法以及包含该装置的电路的制作方法
【专利摘要】本发明公开了一种用于高电压静电放电(ESD)防护的双向三极栅流体(TRIAC)装置及其制造方法以及包含该装置的电路，该装置可包括一衬底、一N+掺杂埋层、一N型阱区以及二个P型阱区。该N+掺杂埋层可被设置邻近于该衬底。该N型阱区可围绕该两个P型阱区，使得该N型阱区的一部分被设置在该两个P型阱区之间。该P型阱区可设置在邻近于该N+掺杂埋层，且包括一或多个N+掺杂板和一或多个P+掺杂板。被设置于该两个P型阱区之间的该N型阱区的该部分可以包括一或多个P型部分，比如一P+掺杂或一P型注入。
【专利说明】双向三极栅流体装置及其制造方法以及包含该装置的电路
【技术领域】
[0001]本发明的实施例一般有关于半导体装置，更特别地，有关于一种用于高电压静电放电(ESD)防护的双向三极栅流体(TRIAC)装置及其制造方法以及包含该装置的电路。
【背景技术】
[0002]在电子装置的制造的几乎所有方面，当前有一股朝向缩小装置尺寸的驱势。成本较小的电子装置比大型、笨重的装置更受欢迎，尤其当两种装置具有基本上相等的能力时。因此，能够制造具有较小的元件明显地将倾向便于生产较小的组装前述元件的装置。然而，许多现代电子装置需要电子电路以同时执行启动功能(例如开关装置)和数据处理或其他决策功能。为了该些双重功能而使用低电压互补金属氧化物半导体(CMOS)，并非总是实际的。从而高电压(或高功率)装置因而被开发以便处理许多不适于低电压操作的应用。
[0003]典型的高电压装置的静电放电(ESD)性能通常取决于对应装置总宽度与表面积或横向的尺度。因此，ESD性能对于较小的装置而言，通常更为关键。高电压装置通常具有以下特性包括:一低接通状态电阻(Rdson)、一高崩溃电压和一低保持电压。在某一 ESD事件之中，该低接通状态电阻可以趋使ESD电流更容易集中在其表面或漏极边缘。大电流和高电场可以造成此装置的表面交界区物理性地损坏。基于典型低接通状态电阻的要求，该表面或横向尺度可能不会被增加。因此，ESD防护可以具有挑战性。
[0004]高电压装置的高崩溃电压特性通常代表该崩溃电压高于该工作电压，而该触发电压(vtl)高于该崩溃电压。因此，在一 ESD事件期间，在该高电压装置开启ESD防护之前，高电压装置内部电路存在着可能损坏的风险。高电压装置的该低保持电压亦存在一可能性:在正常运行时，与一峰值电压或一突波电压相关的无用噪声可以触发或闩锁。在ESD事件中，高电压装置亦对路径灵敏以致于ESD电流可以容易集中在表面或漏极边缘。
[0005]为了在ESD事件之中提高高电压装置的性能，一种已经被实现技术包括附加掩模；另一种则是在双极性结晶体管(BJT)形成较大尺寸的二极管和/或增加MOS晶体管的表面积或侧面的尺度。在ESD事件中，硅控整流器(SCRs)亦被开发以防护电路。然而，SCRs的低保持电压代表了在ESD事件中，它们可以较好地被执行，该特征提高了正常操作时闩锁效应的发生率。
[0006]使用现有的解决方案，电动机驱动器电路可以特别麻烦于ESD事件的防护。这是因为在电动机关闭时，可以继续旋转一定时间，如此将作为电感器回馈一负电压。如果电动机驱动器电路包括一 PM0S，通过该负反馈的电压之故，该PMOS的寄生顺向偏压二极管可以被接通，如此潜在导致闩锁问题和/或其他不规则的电路操作。
[0007]因此，预期开发一种改良的结构以提供ESD防护，尤其是用于提供双向ESD防护。
【发明内容】
[0008]一些示范实施例因此着眼于用于高电压静电放电(ESD)防护的一双向三极栅流体(也称为“TRIAC”(用于交流的三极体))。在某些情况下，该ESD防护可以至少部分地基于对一双极型互补金属氧化物半导体(BiCMOS)扩散金属氧化物半导体(DMOS)工艺(B⑶工艺)的修饰，该B⑶工艺可以涉及一外延工艺。
[0009]在一个示范实施例中，提供一 TRIAC(如本文所用“示例“意指作为例子、实例或图标)，该TRIAC包括一 P型衬底、一 N+掺杂埋层、一 N型阱区和二个P型阱区。该N+掺杂埋层可邻近于该衬底而被设置。该N型阱区可邻近于该N+掺杂埋层且围绕该第一和该第二P型阱区而被设置，从而使该N型阱区的中间部分被安插于该第一和该第二 P型阱区之间。该P型阱区可以是邻近于N+掺杂埋层而被设置，且每个P型阱区可以分别包括一或多个N+掺杂板和一或多个P+掺杂板。该N型阱区的中间部分可包括至少一个P型部分。
[0010]根据进一步的实施例,该P型阱区包含三个N+掺杂板、两个P+掺杂板和两个栅极结构。对于每个P型阱而言，该三个N+掺杂板、该两个P+掺杂板和该两个栅极结构可以被配置为使得一第一 P+掺杂板被设置邻近于一第一 N+掺杂板，一第一栅极结构设置在该第一和第二 N+掺杂板之间,一第二栅极结构设置在该第二和一第三N+掺杂板之间，且一第二 P+掺杂板被设置邻近于该第三N+掺杂板。
[0011 ] 在另一示范实施例中，提供一电路，该电路包括一 TRIAC的高电压静电放电防护元件。该TRIAC的高电压静电放电防护元件包括一 P型衬底、一 N+掺杂埋层、一 N型阱区和两个P型阱区。该N+掺杂埋层可以邻近于该衬底而被设置。该N型阱区可邻近于N+掺杂埋层和围绕该第一和第二 P型阱区而被设置，使得部分的该N型阱区设置在该第一和第二P型阱区中。N型阱区的中间部分可包括:至少一个P型部分。该P型阱区可以是邻近于N+掺杂埋层，每个N型阱区可以分别包括一或多个N+掺杂板和一或多个P+掺杂板。该P型阱区可以包括三个N+掺杂板、两个P+掺杂板和两个栅极结构。对于每个P型阱而言，该三个N+掺杂板、两个P+掺杂板和两个栅极结构可以被配置为使得一第一 P+掺杂板被设置邻近于一第一 N+掺杂板,一第一栅极结构设置在该第一和第二 N+掺杂板之间，一第二栅极结构设置在该第二和一第三N+掺杂板之间、和一第二 P+掺杂板被设置邻近于该第三N+掺杂板。
[0012]根据另一个示范实施例，提供一种半导体装置，包括:一第一高电压栅流体和一第二高电压栅流体以及该第一和第二栅流体共享一公用N型阱区。
【专利附图】
【附图说明】
[0013]因此已一般地描述本发明，参照将伴随着图式，图式不必然依照比例，而其中:
[0014]图1绘示已知双相交流三极体(TRIAC)的简化电路图表示。
[0015]图2a绘示本发明实施例的简化图；图213和2c分别绘示在正向和负向静电放电(ESD)应力之下本发明实施例的简化图。
[0016]图3a绘示示范实施例的结构截面图；图3b和3c分别绘示在正向和负向静电放电(ESD)应力之下本发明实施例的结构截面图。
[0017]图4a绘示示范实施例的结构截面图；图413和4c分别绘示在正向和负向静电放电(ESD)应力之下本发明实施例的结构截面图。
[0018]图5a绘示示范实施例的结构截面图；图5b和5c分别绘示在正向和负向静电放电(ESD)应力之下本发明实施例的结构截面图。
[0019]图6a绘示示范实施例的结构截面图；图613和6c分别绘示在正向和负向静电放电(ESD)应力之下本发明实施例的结构截面图。[0020]图7绘示一示范实施例的崩溃电压特性和试验电气特性。
[0021]【主要元件符号说明】
[0022]IOla栅控电路
[0023]IOlb栅控电路
[0024]100aNPN BJT
[0025]100bNPN BJT
[0026]IlOaPNP BJT
[0027]IlObPNP BJT
[0028]200aNPN BJT
[0029]200bNPN BJT
[0030]210aPNP BJT
[0031]210bPNP BJT
[0032]220a顺向偏压二极管
[0033]220b顺向偏压二极管
`[0034]P-SUB 300P型材料衬底
[0035]P-EPI300P 外延层
[0036]301N+埋层
[0037]302aN 型阱
[0038]302bN 型阱
[0039]302cN 型阱
[0040]303a第一 P 型阱
[0041]303b第二 P 型阱
[0042]304P+ 掺杂板
[0043]304aP+ 掺杂板
[0044]305N+ 掺杂板
[0045]306栅极结构
[0046]307阳极
[0047]308阴极
[0048]309场氧化膜部分
[0049]310a阳极侧晶体管
[0050]310b阴极侧晶体管
[0051]311a顺向偏压二极管
[0052]320PNP BJT
[0053]404P型部分(P型注入)
[0054]506场板
[0055]711、721 漏电流
[0056]712,722 被测量的ESD电流
[0057]731跳回【具体实施方式】
[0058]本发明的一些示范实施例，下文将更充分描述，参照伴随图示将出现于本发明中部分但不是所有的实施例中。实际上，本发明的示范实施例可以存在于许多不同形式，而不应当被解释为只局限于本文的示范实施例；相反地，这些示范实施例，将满足申请上适法性的要求。
[0059]本发明的一些示范实施例可提供一种双向三极管栅流体(也称为“TRIAC” (用于交流的三极体))，例如，可用于双向高电压静电放电(ESD)防护，例如防护正向和负向电压ESD0示范实施例的TRIAC可以将两个高电压栅流体结合为一 ESD防护装置，藉此提供一结构；根据示例实施例，该结构的总面积小于二极管-BJT和M0S，同时提供在两个方向上、相似的ESD性能。示范实施例也可以具有接近该高电压装置的操作电压的一崩溃电压、以及低于该高电压装置的崩溃电压的一触发电压。此外，相较于现有的硅控整流器(SCR)，所提供的相对高的保持电压可以更容易地避免闩锁发生。例如，通过在制造期间允许调节各种电气特性，示范实施例能够提供灵活度。例如，通过调整邻近于多个场氧化物(FOX)部分所设置的一或多个场板的长度而调整崩溃电压及触发电压，和/或通过调整N型阱的宽度而调整保持电压。通过在多重射极结构的栅极或多晶硅而提供附加的偏压，本发明的实施例也可以配置用于早期接通。
[0060]示范实施例也可以，例如消除已知TRIACs对于所需的栅控电路的需求。例如，示范实施例可以用于电动机驱动器电路，比如连接于I/o垫和电源垫之间。在这种情况下，示范实施例可以提供正向和负向高电压静电放电防护，而不会在正常操作期间造成不规则性，亦不引起闩锁问题。实施例也可以例如包括用于如芯片上的系统级突波电压防护。在一些情况下，实施例也可以利用标准BCD工艺而不需要添加更多数量的掩模或工艺被而被制造。在一些示范实施例中所使用的多晶硅，可以例如在离子注入通过硬掩模而被提供。
[0061]图1绘示已知双相交流三极体(TRIAC)的简化电路图表示。图1绘示已知TRIAC可以有下列组成，并排列如图所示:两个NPN BJTs IOOaUOOb ;两个PNP BJTs IlOaUlOb ；和两个栅控电路101a、101b。相对地，图2a绘示了本发明的实施例的简化的电路图表示。见图2a，本发明的实施例可以有下列组成，并排列如图示:两个NPN BJTs 200a、200b和两个PNP BJTs 210a、210b。NPN和PNP BJTs可以例如高电压NPN和PNP BJTs0如图所示，示范实施例也可以，例如消除在图1中已知TRIACs对于所需的栅控电路的需求。因此，通过消除已知TRIACs需要相对大而复杂的栅控电路的需求，本发明的实施例可以基本上提供减少面积和复杂度的效益。
[0062]图2b和2c分别绘示在正向和负向静电放电(ESD)的应力之下，本发明实施例的电气特征。可见于图2b，在正向ESD应力下，顶部NPN BJT晶体管200a可作为顺向偏压二极管220a。可见于图2c，在负向ESD应力下，底部NPN BJT晶体管200b可作为顺向偏压二极管220b。因此，无论是施加正向或负向ESD应力，本发明的实施例可确保ESD电流已放电，从而提供双向ESD防护。通过使用具有相同或不同的崩溃电压的栅流体，可以生成相同或不同的顺向和反向崩溃电压的示范实施例。
[0063]已描述了本发明的示范实施例的一般电气特征和特性，请参照图6至图7以描述一示范实施例的结构。
[0064]图3a绘示用于高电压静电放电(ESD)防护的TRIAC的第一示范实施例的截面视图。由图3a可知，可提供有P型材料衬底300 (P-SUB)或P外延层(P-EPI)。N+埋层301可邻近于P型材料衬底300 (P-SUB)或P外延层(P-EPI)而被设置。N型阱302a_c可邻近于N+埋层301并且围绕第一和第二 P型阱303a和303b而被设置，以致于该N型阱的一部分302b被安插于第一 P型阱303a和第二 P型阱303b之间。并根据一些实施例，N型阱302a_c可以是单个相连的阱，或根据另一实施例，可包括两个或两个以上独立的N型阱。根据示范实施例，N型阱302a和302c的外部可以与P型衬底300接触。第一 P型阱303a和第二 P型阱303b可以包括至少一个P+掺杂板304和至少一 N+掺杂板305。介于第一 P型阱303a和第二 P型阱303b的N型阱302b的该部分可以包括至少一个P型部分304a。
[0065]例如，根据图3a所示的示范实施例，该第一 P型阱303a和该第二 P型阱303b均可以包括两个P+掺杂板304、三个N+掺杂板305和两个栅极结构306。是故，如图所示，该第
一P型阱303a可包括一第一 P+掺杂板304、一第一栅极结构306、一第二栅极结构306和一第二 P+掺杂板304 ;该第一 P+掺杂板304可以是邻近于该第一 N+掺杂板305而被设置；该第一栅极结构306可以被安插于该第一和一第二 N+掺杂板305之间；该第二栅极结构306可以被安插于该第二和一第三N+掺杂板305之间；且该第二 P+掺杂板304可以邻近于一第三N+掺杂板305而被设置。类似地,该第二 P型阱303b可包括一第三P+掺杂板304、一第三栅极结构306、一第四栅极结构和一第四P+掺杂板304;该第三P+掺杂板304可以是邻近于一第四N+掺杂板305而被设置；该第三栅极结构306可以被安插于该第四和第五N+掺杂板305之间；该第四栅极结构可以被安插于该第五和一第六N+掺杂板305之间；且该第四P+掺杂板304可在邻近于该第六N+掺杂板305而被设置。介于该第一 P型阱303a和该第
二P型阱303b之间的N型阱302b的该部分可以包括一 P+掺杂板304a。根据另一示范实施例，一阳极307可以可实质地连接到该P+掺杂板304、该N+掺杂板305、和该多个P型阱303a的其中之一的栅极结构306，以及一阴极308可以可实质地连接到该P+掺杂板304、该N+掺杂板305、和该多个P型阱303b的其中另一的该栅极结构306。
[0066]可以形成于多个N+掺杂板305之间的该栅极结构306，可包括一栅氧化层和多晶硅的一层，其中例如，该多晶硅可以在离子注入按照一硬掩模而被提供。该栅极结构306可以致能该多个分散的N+掺杂板305的集体操作。多个场氧化膜(FOX)部分309可以邻近于该N型阱302a-c的多个部分的表面且邻近于每个P+掺杂板304的远程而被设置。
[0067]由图3a_3c可知，多个NPN BJT晶体管310a和310b (在本范例中有八个，四个阳极侧310a和四个阴极侧310b)和多个PNP双极性晶体管320 (在本范例中有四个)可以有效地形成并通过所提供的结构布置成为图标。如图3b，在正向ESD事件，阳极侧晶体管310a可实际上操作为顺向偏压二极管311a。如图3c所示，在负向ESD事件中，阴极侧晶体管311b可实际上操作成为顺向偏压二极管311b。因此，在正向或负向ESD事件中，ESD电流可以同时通过顺向偏压二极管和栅流体而放电。
[0068]图4a绘示用于高电压静电放电防护的TRIAC的第二示范实施例的截面视图。由图4a可知，除了邻近于该N型阱302b的部分而被设置的该P型部分404包括P型注入而代替P+掺杂板之外，第二实施例是类似于如图3所示及以上描述的第一实施例，其中该N型阱302b的部分安插于该第一 P型阱303a和该第二 P型阱303b之间。由图4b和4c可知，在正向或负向ESD事件期间，第二实施例的行为保持相似而具有:在一正向ESD事件期间，该阳极侧晶体管310a按照顺向偏压二极管311a而操作；而在一负向ESD事件期间，该阴极侧晶体管311b按照顺向偏压二极管311b而操作。
[0069]图5a绘示用于高电压静电放电防护的TRIAC的第三示范实施例的截面视图。由图5a可知，该第三实施例类似于图3a和上述所提及的第一实施例。在该第三实施例中，邻近于该N型阱302b的该部分而被设置的该P型部分304a包括一 P+掺杂板，该N型阱302b介于该第一 P型阱303a、该第二 303b之间。然而，与第一实施例不同的是，在该第三实施例中更包括于邻近于多个FOX部分309而被设置的多个场板506。如同前述所提及，经由在制造期间操纵这些场板506的宽度，可调节TRIAC的崩溃电压和触发电压。由图5b和5c可知，在正向和负向ESD事件期间，该第三实施例行为类似于该第一和第二实施例而具有:在一正向ESD事件中，该阳极侧晶体管310a按照顺向偏压二极管311a而操作；在一负向ESD事件中，该阴极侧晶体管311b按照顺向偏压二极管311b而操作。
[0070]图6a绘示用于高电压静电放电防护的TRIAC的第四示范实施例的截面视图。由图6a可知，第四实施例类似于图4a和上述所提及的第二实施例。在该第四实施例中，邻近于该N型阱302b的该部分而被设置的该P型部分304a包括P型注入而代替了 P+掺杂板，该N型阱302b介于该第一 P型阱303a和该第二 303b之间。然而，类似上述第三实施例，在第四实施例中亦包括邻近于多个FOX部分309的多个场板506。由图6b和6c可知，在正向和负向ESD事件期间，第四实施例行为类似于第一、第二和第三实施例而具有:在一正向ESD事件中，该阳极侧晶体管310a按照顺向偏压二极管311a而操作；在一负向ESD事件中，该阴极侧晶体管311b按照顺向偏压二极管311b而操作。
[0071]所理解的会是，图3a_6c所示的配置以及的确根据未被描述的其他实施例的配置，可以表示两个栅流体，例如，一顺向和一反向高电压栅流体。该两个栅流体已合并成一个装置，从而使得该些栅流体共享一个公用N型阱区302b。因此，本发明的实施例可共享一公共N型区302b。即该衬底300，该N+埋层301，该N型阱302a和302b的多个部分，该P型部分，和与该第一 P型阱303a相关的该多个P+板304、该多个N+板305和该多个栅极结构306 —起，可以按照一第一高电压栅流体而运作。同样地，该衬底300、该N+埋层301、该N型阱302c、302b的多个部分、该第二 P型阱303b、和与该第二 P型阱303b相关的该多个P+板304、该多个N+板305和该多个栅极结构306，可以按照一第二高电压栅流体而运作。因此，介于该第一 P型区303a和该第二 P型区303b之间的该N型阱302b的该部分可以包括公用N型区。所理解的会是，这种配置造成具有多个电气特性的装置，该多个电气特性与已经被串联连接的两个栅流体(例如，一顺向和一反向高电压栅流体)是可相比较的。
[0072]已描述用于高电压ESD防护的TRIAC的多个示范实施例，可以用于制造各种实施例的不同方法和材料将于现在描述。就此而言，N+埋层601的材料可以是N外延(N-印i)、一深N型阱或多个叠层的N+埋层。该P型阱603a和603b可用一 P型阱和P+埋层、或者一P注入叠层而成。在某些情况下，该N型阱602a-c也可以是N型注入。示范实施例可以使用没有额外的掩模的任何标准的BCD工艺而被制造。示范实施例也可以或替换地用非外延工艺(例如，三阱工艺或单层多晶工艺或双层多晶工艺)而被制造。硅局部氧化(LOCOS)工艺可用于制造该结构的至少一部分，比如制造该多个FOX部分309。替换地，可使用浅沟道隔离(STI)工艺，来比如制造该结构的至少一部分(比如该多个FOX部分309)。该多个场板506可以是多晶硅、金属或、叠层的多重多晶硅和金属。关于分别被描绘于图3a和5a中的实施例1和3，例如，该P+掺杂板被设置邻近于该公共N型阱区302b而被设置的该P+掺杂板可以通过扩散工艺(比如通过在该多个邻近FOX部分309之间的开口)而被制成。因此，该P+掺杂板可以通过扩散重度P+掺杂材料到该公共N型阱区302b的N型材料而被制造。关于分别被描绘于图4a和图6a中的实施例2和4，该P型注入可以包括任何类型的P型载子，例如 或P+。例如，该P型注入404可以通过该FOX 309而被注入，或者可以在该FOX部分309被制造之前被注入。例如，该P型注入的深度与该N型和/或该P型阱的深度对应。如上文所表明的，可以做出各种各样的调节来改变示范实施例的该多个电气特性。例如，崩溃和触发电压可通过调节邻近于该多个FOX部分309所设置的多个场板506的长度而被调节。通过调整该N型阱302a-c的宽度也可以调整保持电压。另外，当在一电路中实现时，通过在多重射极结构的一或更多个的栅极或该多晶硅而施加附加偏压可以达成早期接通。
[0073]图7包括绘示一示范实施例的多个崩溃电压特性的一最上部图表700。由图表700可知，该崩溃电压可在顺向(正向)和反向(负向)方向皆具有相等的大小。底部图表710、720分别绘示在正向和负向ESD应力实验期间一示范实施例中在该阳极307和该阴极308之间测量的漏电流711、721和测量的ESD电流712、722。可以看出，该测量的ESD电流712、722的两者呈现跳回731，指示各自栅流体的成功触发并且因此在正、负方向成功的ESD防护。
[0074]示范实施例因此可提供用于高电压静电放电(ESD)防护的一相对小尺寸的TRIAC，而不需要已知TRIACs的栅控电路。再者，示范实施例可应用于标准B⑶工艺而不需要使用额外的掩模。实施例也可以应用于不同的高电压BCD工艺，并通过提供一 N+埋层或N型阱法以在相同的工艺中提供不同的操作电压相关的ESD防护。这样一来，使用在高电压设定中的装置可能遇到ESD事件，能够在一相对小尺寸中提供该装置经常所需的高电压的ESD防护。一些实施例也可用于芯片上的系统级突波电压防护，甚至一般直流电路的操作。此外，ESD防护可以被提 供给需要双向防护的装置，例如电动机驱动器电路。就此而言，实施例可以例如可实质地连接在电动机驱动器电路的输入/输出垫和电源垫之间，以便没有引起或诱发不规则操作或闩锁问题而提供正向和负向高电压静电放电防护。
[0075]在本文提出的本发明的其他实施例及许多修改将提示熟悉本领域人士所作出的发明，然而这些发明已涉及上述说明和相关图示所提出的教导。因此，可以理解的的是，发明不局限于已公开的特定的实施例，修改和其他实施例将被包含在所附权利要求项的范围之中，再者，尽管上述说明和相关图示只描述了含盖某些单元和/或功能示例性的组合的一示例性实施例，应当理解的是，不同单元和/或功能的组合可以由不同实施例所提供，却不偏离所附权利要求项的范围。在这方面，例如不仅前述所明确地描述的，单元和/或功能上的不同组合也包括于一些衍生的权利要求项之内。虽然本文使用特定名词，它们被只用于通例和描述之用，而不应受局限。
【权利要求】
1.一种半导体装置，包括: 一 P型衬底； 一 N+掺杂埋层，邻近于该P型衬底而被设置； 一第一 P型阱区，邻近于该N+掺杂埋层而被设置； 一第二 P型阱区，邻近于该N+掺杂埋层而被设置；以及 一 N型阱区，邻近于该N+掺杂埋层，且围绕该第一和该第二 P型阱区，从而使该N型阱区的至少部分被安插于该第一和该第二P型阱区之间； 其中被安插于该第一和该第二 P型阱区之间的该N型阱区的该部分包括一 P型部分； 其中该第一 P型阱包括第一、第二和第三N+掺杂板、第一和第二 P+掺杂板、以及第一和第二栅极结构,该第一 P+掺杂板邻近于该第一 N+掺杂板而被设置,该第一栅极结构被安插于该第一和该第二N+掺杂板之间,该第二栅极结构被安插于该第二和该第三N+掺杂板之间，且该第二 P+掺杂板邻近于该第三N+掺杂板而被设置；以及 更在其中该第二 P型阱包括第四、第五和第六N+掺杂板、第三和第四P+掺杂板、以及第三和第四栅极结构，该第三P+掺杂板邻近于该第四N+掺杂板而被设置，该第三栅极结构被安插于该第四和该第五N+掺杂板之间，该第四栅极结构被安插于该第五和该第六N+掺杂板之间，且该第四P+掺杂板邻近于该第六N+掺杂板而被设置。
2.根据权利要求1所述的半导体装置，其中该P型部分包括一第五P+掺杂板。
3.根据权利要求1所`述的半导体装置，其中该P型部分包括一P型注入部分。
4.根据权利要求1所述的半导体装置，其中更包括邻近于N型阱区而被设置的第一、第二和第三场氧化物(FOX)部分。
5.根据权利要求4所述的半导体装置，其中该第一FOX部分更邻近于该第一 P+掺杂板而被设置，该第二 FOX部分更邻近于该P型部分而被设置且被安插于该第二和该第三P+掺杂板之间，而且该第三FOX部分更邻近于该第四P+掺杂板而被设置。
6.根据权利要求4所述的半导体装置，更包括邻近于该N型阱区而被设置的一第四场氧化物(FOX)部分，其中该第一 FOX部分更邻近于该第一 P+掺杂板而被设置，该第二 FOX部分更被安插于该第二和该第五P+掺杂板之间，该第三FOX部分更邻近于该P型部分和该第三P+掺杂板而被设置，而且该第四FOX部分更邻近于该第三P+掺杂板而被设置。
7.根据权利要求4所述的半导体装置，更包括邻近于该多个FOX部分而被设置的场板。
8.根据权利要求1所述的半导体装置，其中该栅极结构包括一多晶硅层。
9.根据权利要求1所述的半导体装置，其中该N+埋层包括一N型外延层。
10.根据权利要求1所述的半导体装置，其中该N+埋层包括一深N型阱。
11.根据权利要求1所述的半导体装置，其中该N+埋层包括多个叠层的N+埋层。
12.根据权利要求1所述的半导体装置，其中每一P型阱包括一叠层的P型阱和P+埋层。
13.根据权利要求1所述的半导体装置，其中该多个P型阱是通过P型注入而被制造。
14.根据权利要求1所述的半导体装置，其中该N型阱区是通过N型注入而被制造。
15.根据权利要求1所述的半导体装置，其中该双向BJT是通过一个双层多晶工艺而被制造。
16.根据权利要求1所述的半导体装置，其中该双向BJT是通过一个双层多晶工艺而被制造。
17.根据权利要求1所述的半导体装置，其中该双向BJT是通过一个双层多晶工艺而被制造。
18.—种包括一半导体装置的电路，该半导体装置包括: 一 P型衬底； 一 N+掺杂埋层，邻近于该P型衬底而被设置； 一第一 P型阱区，邻近于该N+掺杂埋层而被设置； 一第二 P型阱区，邻近于该N+掺杂埋层而被设置；以及 一N型阱区，邻近于该N+掺杂埋层，且围绕该第一和该第二 P型阱区，以致该N型阱区的至少部分被安插于该第一和该第二P型阱区之间；其中被安插于该第一和该第二 P型阱区之间的该N型阱区的该部分包括一 P型部分；其中该第一 P型阱包括第一、第二和第三N+掺杂板、第一和第二 P+掺杂板、以及第一和第二栅极结构,该第一 P+掺杂板邻近于该第一 N+掺杂板而被设置,该第一栅极结构被安插于该第一和该第二N+掺杂板之间,该第二栅极结构被安插于该第二和该第三N+掺杂板之间，且该第二 P+掺杂板邻近于该第三N+掺杂板而被设置；以及 更在其中该第二 P型阱包括第四、第五和第六N+掺杂板、第三和第四P+掺杂板、以及第三和第四栅极结构，该第三P+掺杂板邻近于该第四N+掺杂板而被设置，该第三栅极结构被安插于该第四和该第五N+掺杂板之间，该第四栅极结构被安插于该第五和该第六N+掺杂板之间，且该第四P+掺杂板邻近`于该第六N+掺杂板而被设置。
19.根据权利要求18所述的电路，其中该电路包括一电动机驱动器电路，该电动机驱动器电路包括一输入/输出(I/o)垫和一电源垫；以及更在其中该半导体装置更包括: 一阳极，可实质地连接到该第一、该第二和该第三N+掺杂板、该第一和该第二 P+掺杂板、以及该第一和该第二栅极结构，以及 一阴极，可实质地连接到该第四、该第五和该第六N+掺杂板,该第三和该第四P+掺杂板，以及该第三和该第四栅极结构； 更在其中该半导体装置的该阳极或阴极的其中之一可实质地连接到该I/O垫，且该半导体装置的该阳极或阴极的其中另一可实质地连接到该电源垫。
20.一种半导体装置，包括一第一高电压栅流体和一第二高电压栅流体，其中隔离的该第一和该第二高电压栅流体共享一公用N型阱区。
21.一种制造半导体装置的方法，包括: 提供一 P型衬底； 设置一 N+掺杂埋层，使得该N+掺杂埋层邻近于该P型衬底； 设置一第一 P型阱区，使得该第一 P型阱区邻近于该N+掺杂埋层； 设置一第二 P型阱区，使得该第二 P型阱区邻近于该N+掺杂埋层； 以及 设置一 N型阱区，邻近于该N+掺杂埋层，且围绕该第一和该第二 P型阱区，从而使该N型阱区的至少部分被安插于该第一和该第二 P型阱区之间； 其中被安插于该第一和该第二 P型阱区之间的该N型阱区的该部分包括一 P型部分；其中在该第一 P型阱包括第一、第二和第三N+掺杂板、第一和第二 P+掺杂板、以及第一和第二栅极结构，该第一 P+掺杂板邻近于该第一 N+掺杂板而被设置,该第一栅极结构被安插于该第一和该第二 N+掺杂板之间,该第二栅极结构被安插于该第二和该第三N+掺杂板之间，且该第二 P+掺杂板邻近于该第三N+掺杂板而被设置；以及更在其中该第二 P型阱包括第四、第五和第六N+掺杂板、第三和第四P+掺杂板、以及第三和第四栅极结构，该第三P+掺杂板邻近于该第四N+掺杂板而被设置，该第三栅极结构被安插于该第四和该第五N+掺杂板之间，该第四栅极结构被安插于该第五和该第六N+掺杂板之间，且该第四P+掺杂板邻近于该第六N+掺杂板而被设置。`
【文档编号】H01L27/02GK103872038SQ201210528023
【公开日】2014年6月18日 申请日期:2012年12月10日 优先权日:2012年12月10日
【发明者】陈信良, 杜硕伦, 陈永初, 吴锡垣 申请人:旺宏电子股份有限公司