半导体器件及其形成方法
【专利摘要】一种半导体器件及其形成方法，其中半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成第一鳍部、第二鳍部，所述第一鳍部的上表面高于所述第二鳍部的上表面；形成横跨所述第一鳍部的第一栅介质层和位于第一栅介质层上的第一栅极、横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极；形成层间介质层，覆盖所述衬底、第一栅极、第二栅极；去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。采用本发明方案，在一片晶圆上同时形成三终端鳍式场效应晶体管和四终端鳍式场效应晶体管是半导体技术上的一大突破，具有很显著的进步。
【专利说明】半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及半导体器件及其形成方法。
【背景技术】
[0002]在半导体【技术领域】，随着大规模集成电路向超大规模集成电路迈进，集成电路的集成度原来越高。但是，由集成电路集成度升高所引发的晶体管的短沟道效应造成集成电路的静态功耗也越来越高。其中，静态功耗是指电路稳定时的功耗，包括工作稳定下的功耗和待机状态下的功耗。具体地，对一个可以正常工作的晶体管，阈值电压是固定的。晶体管稳定工作时，源/漏间的电流为Im;栅电压无法达到阈值电压时，源/漏间电流为Itjff，晶体管为待机状态。我们希望通过降低晶体管在待机状态下的能耗，来降低晶体管的静态功耗。为应对该静态功耗问题，在现有技术中，人们提出晶体管阈值电压调制技术。其中，双栅极鳍式场效应晶体管(DG-FinFET，Double Gate-FinFET)技术是被普遍认可的阈值电压调制技术。
[0003]双栅极鳍式场效应晶体管也称为四终端鳍式场效应晶体管(4T_FinFET，Four-Terminal-FinFET)，参照图1，图1为四终端鳍式场效应晶体管，包括四终端:源端12’、漏端13’、位于鳍部两侧的第一栅极14和第二栅极15。第一栅极14和第二栅极15分别被定义为驱动栅(drive gate)和控制栅(controlgate)，两者分别由独立的电压控制。其中，驱动栅可以用于器件的开启、关闭，而控制栅可以用于调节晶体管的阈值电压(Vt)。具体地，若要开启晶体管，通过控制栅调节阈值电压减小，则驱动栅的电压达到阈值电压，晶体管开启；若要使晶体管为待机状态，则通过控制栅调节阈值电压增大，驱动栅的电压无法达到阈值电压，晶体管转为待机状态。在待机状态下，阈值电压增大，1ff减小，则待机状态下的能耗减小。因此，在待机状态下，可以通过调节控制栅使阈值电压较大，来减小晶体管的静态功耗。
[0004]在现有技术中，参照图2，图2为传统的三终端鳍式场效应晶体管，包括三终端:源端12、漏端13和栅极11，栅极11横跨鳍部(图中未作标号)，因此也称作三终端场效应晶体管。图1所示的四终端鳍式场效应晶体管可以通过对三终端鳍式场效应晶体管的鳍部上栅极凸起部分进行化学机械抛光得到。但是，在现有技术中，在一片晶圆上同时得到三终端鳍式场效应晶体管和四终端鳍式场效应晶体管的技术，还很难实现。
【发明内容】
[0005]本发明解决的问题是现有技术中，在一片晶圆上同时得到三终端鳍式场效应晶体管和四终端鳍式场效应晶体管的技术，很难实现。
[0006]为解决上述问题，本发明提高一种新的半导体器件的形成方法，包括:
[0007]提供半导体衬底；
[0008]在所述半导体衬底上形成第一鳍部、第二鳍部，所述第一鳍部的上表面高于所述第二鳍部的上表面；[0009]形成横跨所述第一鳍部的第一栅介质层和位于第一栅介质层上的第一栅极、横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极；
[0010]形成层间介质层，覆盖所述衬底、第一栅极、第二栅极；
[0011]去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。
[0012]可选的，所述半导体衬底为绝缘体上硅衬底，包括底部硅层、位于所述底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层；
[0013]所述形成第一鳍部和第二鳍部的方法，包括:
[0014]根据待形成的第一鳍部、第二鳍部的位置，将所述顶部硅层分成第一顶部硅层和第二顶部硅层，第一顶部硅层对应形成第一鳍部，第二顶部硅层对应形成第二鳍部；
[0015]去除部分高度的第二顶部硅层；
[0016]图形化所述第一顶部硅层和去除了部分高度的第二顶部硅层，形成第一鳍部和第
二鳍部。
[0017]可选的，还包括:在第一鳍部上形成第一掩模层；
[0018]形成第一鳍部上的第一掩模层的方法，包括:
[0019]在去除部分高度的第二顶部硅层之前，在所述第一顶部硅层上形成掩膜层；
[0020]以所述掩模层为掩模，刻蚀去除部分高度的第二顶部硅层；
[0021]图形化所述第一顶部硅层时，还图形化所述掩模层，形成了位于第一鳍部上的第
一掩膜层O
[0022]可选的，所述第一掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0023]可选的，还包括:在第一鳍部上形成第一掩模层，在第二鳍部上形成第二掩模层；
[0024]形成所述第一鳍部上的第一掩模层、第二鳍部上的第二掩模层的方法，包括:
[0025]在去除部分高度的第二顶部硅层后，在第一顶部硅层和去除了部分高度的第二顶部硅层上沉积掩模层，位于第一顶部硅层上掩膜层部分为第一掩膜层部分，位于去除了部分高度的第二顶部硅层上的掩膜层为第二掩膜层部分；
[0026]图形化所述第一顶部硅层和去除了部分高度的第二顶部硅层时，也图形化所述第一掩膜层部分、第二掩膜层部分，形成位于第一鳍部上的第一掩膜层、位于第二鳍部上的第二掩膜层。
[0027]可选的，所述图形化第一掩模层部分、第二掩模层部分、第一顶部硅层、去除了部分高度的第二顶部硅层的方法，包括:
[0028]在所述第二掩模层部分上形成第三掩模层，所述第三掩模层的上表面与第一掩模层部分的上表面持平；
[0029]在第一掩模层部分和第三掩模层上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置；
[0030]以所述图形化的光刻胶层为掩模，刻蚀第一掩模层部分、第二掩模层部分、第一顶部硅层、去除了部分高度的第二顶部硅层和第三掩模层，剩余第三掩模层为图形化的第三掩模层；
[0031]去除所述图形化的光刻胶层；[0032]去除所述图形化的第三掩模层。
[0033]可选的，去除部分高度的第二顶部硅层的方法，包括:在所述顶部硅层上形成图形化的掩模层，暴露所述第二顶部硅层的位置；
[0034]以所述图形化的掩模层为掩模，刻蚀部分高度的第二顶部硅层；
[0035]去除图形化的掩模层。
[0036]可选的，所述第一掩模层和第二掩模层的材料包括:氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
[0037]可选的，去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层的方法，包括:化学机械抛光或回刻工艺。
[0038]本发明还提供一种新的半导体器件，包括:
[0039]位于半导体衬底上的第一鳍部和第二鳍部，所述第一鳍部的上表面高于第二鳍部的上表面；
[0040]位于所述第一鳍部两相对侧面的第一栅介质层、第一栅极，及横跨所述第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极；
[0041]位于半导体衬底上的层间介质层，层间介质层的上表面与第一鳍部上表面、第二鳍部上的第二栅极上表面持平。
[0042]可选的，还包括:位于第一鳍部上的第一掩模层，当第一鳍部上具有第一掩模层时，第一栅介质层也覆盖第一掩模层的两相对侧面，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
[0043]可选的，所述第一掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0044]可选的，还包括:位于第一鳍部上的第一掩模层、位于第二鳍部上的第二掩模层，其中，第一掩模层的厚度等于第二掩模层的厚度，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
[0045]可选的，所述第一掩模层和第二掩模层的材料包括:氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
[0046]本发明还提供另一种半导体器件的形成方法，包括:
[0047]提供半导体衬底；
[0048]在所述半导体衬底上形成第一鳍部和位于第一鳍部上的第一掩模层、第二鳍部，其中，第一鳍部上表面与第二鳍部上表面持平；
[0049]在所述半导体衬底上形成第一栅极和第一栅介质层、第二栅极和第二栅介质层，所述第一栅极和第一栅介质层横跨所述第一鳍部、第一掩膜层，所述第二栅极和第二栅介质层横跨所述第二鳍部；
[0050]形成层间介质层，覆盖所述衬底、第一栅极、第二栅极；
[0051]去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。
[0052]可选的，所述半导体衬底为绝缘体上硅衬底，包括底部硅层、位于所述底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层；
[0053]在所述半导体衬底上形成第一鳍部和位于第一鳍部上的第一掩模层、第二鳍部的方法包括:
[0054]根据待形成的第一鳍部、第二鳍部的位置，将所述顶部硅层分成第一顶部硅层和第二顶部硅层，第一顶部硅层对应形成第一鳍部，第二顶部硅层对应形成第二鳍部；
[0055]在所述第一顶部硅层上形成第一掩膜层部分；
[0056]图形化所述第一掩膜层部分、第一顶部硅层和第二顶部硅层，形成第一鳍部、第二鳍部、位于第一鳍部上的第一掩膜层。
[0057]可选的，在第二鳍部上形成有第二掩模层，第一掩模层的厚度大于第二掩模层的厚度；
[0058]形成位于第二鳍部上的第二掩模层的方法，包括:
[0059]在所述第一顶部硅层上形成第一掩膜层部分时，所述第一掩膜层部分也形成在第二顶部硅层上；
[0060]去除第二顶部硅层上部分厚度的第一掩膜层部分，第二顶部硅层上剩余的第一掩膜层部分为第二掩膜层部分；
[0061]图形化所述第一掩膜层部分、第一顶部硅层和第二顶部硅层时，也图形化所述第二掩膜层部分，形成位于第二鳍部上的第二掩膜层。
[0062]可选的，所述图形化第一掩膜层部分、第二掩模层部分、第一顶部硅层、第二顶部娃层的方法，包括:
[0063]在所述第二掩模层部分上形成第三掩模层，第三掩模层的上表面与第一掩模层部分的上表面持平；
[0064]在第一掩模层部分和第三掩模层上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置；
[0065]以所述图形化的光刻胶层为掩模，刻蚀第一掩模层部分、第三掩模层、第二掩模层部分、第一顶部硅层和第二顶部硅层，剩余第三掩模层为图形化的第三掩模层；
[0066]去除图形化的光刻胶层；
[0067]去除所述图形化的第三掩模层。
[0068]可选的，所述第一掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0069]可选的，去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层的方法，包括:化学气相抛光或回刻工艺。
[0070]本发明还提供另一种半导体器件，包括:
[0071]位于半导体衬底上的第一鳍部、位于第一鳍部上的第一掩模层、第二鳍部，其中，第一鳍部上表面与第二鳍部上表面持平；
[0072]位于所述第一鳍部和第一掩模层两相对侧面的第一栅介质层、位于第一栅介质层上的第一栅极，及横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极；
[0073]位于半导体衬底上的层间介质层，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
[0074]可选的，还包括:在第二鳍部上形成有第二掩模层，第一掩模层的厚度大于第二掩模层厚度，第二栅介质层和第二栅极也横跨所述第二掩膜层。
[0075]可选的，所述第一掩模层和第二掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0076]与现有技术相比，本发明具有以下优点:
[0077]本发明在半导体衬底上形成鳍部的过程中，定义形成第一鳍部和第二鳍部，并提供了两种技术方案。在第一技术方案中，若形成第一鳍部上表面高于第二鳍部上表面，形成横跨第一鳍部的第一栅介质层和第一栅极，横跨第二鳍部的第二栅介质层和第二栅极；之后，形成层间介质层，覆盖第一栅极和第二栅极；接着，去除第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层，形成第一鳍部两相对侧面的第一栅介质层和栅极，剩余的层间介质层与第一鳍部上表面、第二鳍部上的第二栅极上表面持平。采用第一技术方案，在一片晶圆上同时形成三终端鳍式场效应晶体管和四终端鳍式场效应晶体管是半导体技术上的一大突破，具有很显著的进步。而且本发明的技术方案步骤简单，在形成鳍部的过程中，提前定义并形成第一鳍部上表面高于第二鳍部上表面，以确保后续去除高出第一鳍部的第一栅介质层部分、高出第一鳍部的第一栅极部分，形成四终端鳍式场效应晶体管时，第二栅极不会被去除，保持为三终端鳍式场效应晶体管，节省了工序，提高了效率。本发明技术方案，结合现有技术的光刻、刻蚀工艺，技术工艺简单，易操作且易实现，进一步提高了生产效率，降低了生产成本。
[0078]在第二技术方案中，若第一鳍部上表面与第二鳍部上表面持平，则在第一鳍部上形成第一掩模层，确保了第一掩模层上表面高于第二鳍部上表面。其他步骤参照第一种技术方案。最后，去除高出第一掩模层的层间介质层、高出第一掩模层的第一栅介质层、高出第一掩模层的第一栅极、高出第二鳍部的层间介质层，形成第一鳍部和第一掩模层两相对侧面的第一栅介质层和第一栅极，剩余的层间介质层的上表面恰好与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。采用第二种技术方案，在形成鳍部的过程中，提前定义并形成第一鳍部的厚度等于第二鳍部的厚度且在第一鳍部上形成第一掩模层，以确保后续去除高出第一掩模层的第一栅介质层部分、高出第一掩模层的第一栅极部分，形成四终端鳍式场效应晶体管时，第二栅极不会被去除，保持为三终端鳍式场效应晶体管，节省了工序，提高了效率。本发明技术方案，结合现有技术的光刻、刻蚀工艺，技术工艺简单，易操作且易实现，进一步提高了生产效率，降低了生产成本。
【专利附图】
【附图说明】
[0079]图1是现有技术的四终端鳍式场效应晶体管的立体示意图；
[0080]图2是现有技术的三终端鳍式场效应晶体管的立体示意图；
[0081]图3是本发明第一技术方案的半导体器件形成方法的流程示意图；
[0082]图4?图19是本发明第一技术方案的半导体器件形成方法的剖面结构示意图；
[0083]图20是本发明第二技术方案的半导体器件形成方法的流程示意图；
[0084]图21?图31是本发明第二技术方案的半导体器件形成方法的剖面结构示意图。
【具体实施方式】
[0085]下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
[0086]在半导体衬底上形成半导体器件，即同时形成三终端鳍式场效应晶体管、四终端鳍式场效应晶体管的方法，本发明提供两种技术方案。
[0087]第一技术方案
[0088]在第一技术方案中，本发明提供了四个实施例。
[0089]第一实施例
[0090]参照图4，并结合参照图3，执行步骤S31，提供半导体衬底300。后续工艺为在半导体衬底上同时形成三终端鳍式场效应晶体管和四终端鳍式场效应晶体管。
[0091]在具体实施例中，初始提供的半导体衬底选择绝缘体上硅(S0I)，包括:底部硅层、位于所述底部硅层上的绝缘层、位于绝缘层上的顶部硅层303。参照图4，其中，顶部硅层303用于形成晶体管的鳍部。所述绝缘层起到半导体器件之间的绝缘作用。
[0092]参照图7，并结合参照图3，执行步骤S32，在半导体衬底300上形成第一鳍部301、第二鳍部302，第一鳍部301的上表面高于第二鳍部302的上表面，即第一鳍部301上表面至半导体衬底300上表面的距离Ii1，大于第二鳍部302上表面至半导体衬底300表面的距离h2。其中，第一鳍部301上表面至第二鳍部302上表面的距离要满足一定的值，确保后续去除第一鳍部301上的第一栅介质层、第一栅极时，不会去除第二栅极。
[0093]在具体工艺中，第一鳍部301上表面距第二鳍部302上表面的高度，大于等于后续形成的第二栅极的厚度与第二栅介质层的厚度之和，主要基于以下考虑:如果第一鳍部301上表面至第二鳍部302上表面的距离，小于后续形成的第二栅介质层的厚度与第二栅极的厚度之和，在后续去除第一鳍部301上的第一栅介质层、第一鳍部301上的第一栅极、第一鳍部301上的层间介质层时，部分或全部第二栅极可能同时被去除，甚至第二栅介质层部分也可能被去除。通常，出现这种情形，会影响半导体器件的性能，因此不允许出现类似情形。但是，在具体实施例中，如果出现类似情形，不会对半导体器件的性能造成严重影响，并处于可接受范围内，也是可以接受的。若第一鳍部301上表面至第二鳍部302上表面的距离，大于后续形成的第二栅介质层的厚度与第二栅极的厚度之和，在去除第一鳍部301上的第一栅介质层、第一鳍部301上的第一栅极、第一鳍部301上的层间介质层时，第二栅极上的层间介质层不会全部被去除，第二栅极上还会剩余部分层间介质层，第二栅极可以完整保留；若第一鳍部301上表面距第二鳍部302上表面的高度，恰好等于后续形成的第二栅极的厚度与第二栅介质层的厚度之和，则第二栅极上的层间介质层完全去除且不会去除第二栅极。因此，第一鳍部301上表面距第二鳍部302上表面的高度，最好大于等于后续形成的第二栅极的厚度与第二栅介质层的厚度之和。
[0094]在具体实施例中，在半导体衬底300上形成第一鳍部301、第二鳍部302的方法，包括:
[0095]参照图4和图5, (I)将顶部娃层303分为两部分,包括第一顶部娃层304和第二顶部硅层305，第一顶部硅层304对应形成第一鳍部，第二顶部硅层305对应形成第二鳍部。
(2)参照图5和图6，去除部分高度的第二顶部硅层305，剩余部分第二顶部硅层305’。去除部分高度的第二顶部硅层305的方法，包括:在第一顶部硅层304上形成图形化的光刻胶层，定义第二顶部硅层305的位置；以所述图形化的光刻胶层为掩模，刻蚀去除部分高度的第二顶部硅层；去除图形化的光刻胶层。第二顶部硅层305被去除部分的高度，定义了待形成的第一鳍部301与第二鳍部302的高度差。(3)参照图6和图7，图形化第一顶部硅层304和剩余的部分第二顶部硅层305’，形成第一鳍部301和第二鳍部302。所述图形化第一顶部硅层304和剩余的部分第二顶部硅层305’的方法为:在第一顶部硅层304和部分第二顶部硅层305’上形成图形化的光刻胶层，定义待形成的第一鳍部301和第二鳍部302的位置；以所述图形化的光刻胶层为掩模层，刻蚀第一顶部硅层304和部分第二顶部硅层305’，形成第一鳍部301、第二鳍部302 ;之后，去除图形化的光刻胶层。
[0096]参照图8，并结合参照图3，执行步骤S33，形成横跨第一鳍部301的第一栅介质层306和位于第一栅介质层306上的第一栅极307、横跨第二鳍部302的第二栅介质层308和位于第二栅介质层308上的第二栅极309。其中，第一栅介质层306下的第一鳍部部分，为第一沟道区；第二栅介质层308下的第二鳍部部分，为第二沟道区。
[0097]在具体实施例中，形成第一栅介质层和第一栅极、第二栅介质层和第二栅极的方法，包括:在半导体衬底上形成介质层、栅极层；图形化所述介质层、栅极层，形成横跨第一鳍部和第二鳍部的栅介质层、栅极，并将横跨第一鳍部的栅介质层、栅极称为第一栅介质层、第一栅极，横跨第二鳍部的栅介质层、栅极称为第二栅介质层、第二栅极。在图8中，第一栅极与第二栅极是连接在一起的。在具体实施例中，第一栅极与第二栅极是否连接，根据需要选择:如果待形成的半导体器件需要两个晶体管的协同工作，可以保持连接；如果两个晶体管独立工作，则在形成第一栅极和第二栅极后，将第一栅极与第二栅极之间的连接断开。
[0098]参照图9，并结合参照图3，执行步骤S34，形成层间介质层310，覆盖所述衬底300、第一栅极307和第二栅极309。在本实施例中，可选择化学气相沉积法，具体工艺为本领域技术人员所熟知的技术，在此不再赘述。
[0099]参照图10，并结合参照图3，执行步骤S35，去除第一鳍部301上的层间介质层310部分、第一鳍部301上的第一栅介质层306部分、第一鳍部301上的第一栅极307部分、第二栅极309上的层间介质层310部分。也就是说，高出第一鳍部301上表面的第一栅介质层部分、第二栅介质层部分、层间介质层部分均被去除。经去除后，剩余第一鳍部301两相对侧面的第一栅介质层部分、第一栅极部分，层间介质层310的表面与第一鳍部301上表面、第二鳍部302上的第二栅极309部分的上表面持平。在具体实施例中，可以使用化学机械抛光(CVD)工艺或回刻工艺。
[0100]在执行步骤S32过程中，定义并形成第一鳍部301和第二鳍部302，并确保第一鳍部301上表面到第二鳍部302上表面的距离，大于等于待形成的第二栅介质层的厚度与第二栅极的厚度之和。在本实施例中，第一鳍部301上表面到第二鳍部302上表面的距离，等于待形成的第二栅介质层的厚度与第二栅极的厚度之和，这样，在执行本步骤S35中，在去除第一鳍部上的第一栅介质层和第一栅极时，不会去除第二栅极。
[0101]这样，在一片晶圆上同时形成三终端鳍式场效应晶体管和四终端鳍式场效应晶体管，是半导体技术上的一大突破，具有很显著的进步。而且本发明的技术方案步骤简单，在形成鳍部的过程中，提前定义并形成第一鳍部和第二鳍部的高度差，以确保后续去除第一鳍部上的第一栅介质层和第一栅极时，第二鳍部上的第二栅极不会被去除。这节省了工序，提高了效率。另外，本发明技术方案，结合现有技术的光刻、刻蚀工艺，技术工艺简单，易操作且易实现，进一步提高了生产效率，降低了生产成本。[0102]第二实施例
[0103]在第二实施例中，图3所示的步骤S31与第一实施例相同，可以参照第一实施例的相关论述。
[0104]在本实施例中，在执行步骤S32时，参照图11?图13，在半导体衬底上形成第一鳍部301和第二鳍部302，第一鳍部301上表面高于第二鳍部302上表面，还包括在第一鳍部301上形成第一掩模层311。其中，第一掩模层311上表面至第二鳍部302上表面的距离，大于等于待形成的第二栅介质层的厚度与第二栅极的厚度之和。结合第一实施例中形成第一鳍部301和第二鳍部302的方法，本实施例形成第一鳍部301上的第一掩模层311的方法，包括:(1)参照图5和图11，在去除部分高度的第二顶部硅层305之前，在第一顶部硅层304上形成掩模层312。形成第一顶部娃层304上的掩模层312的方法为:沉积掩模材料，覆盖第一顶部硅层304和第二顶部硅层305 ;图形化所述掩模材料，剩余第一顶部硅层304上的掩模层312。(2)参照图12，以掩模层312为掩模，刻蚀去除部分高度的第二顶部硅层305，剩余部分第二顶部硅层313。(3)参照图12和图13，在图形化第一顶部硅层304、剩余部分第二顶部硅层313，形成第一鳍部301和第二鳍部302时，还图形化掩模层312，形成位于第一鳍部301上的第一掩模层311。
[0105]在本实施例中，第一掩模层311的材料可以选择氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0106]在本实施例中，参照图14,执行图3所不的步骤S33时,第一栅介质层306和第一栅极307横跨第一鳍部301时，还横跨第一掩模层311，第二栅介质层308和第二栅极309横跨第二鳍部302。形成第一栅介质层306、第一栅极307、第二栅介质层308、第二栅极309的方法，可参考第一实施例的相关论述。
[0107]在本实施例，执行图3所示的步骤S34，与第一实施例的步骤S34相同，可作相应参考。
[0108]在本实施例中，参照图15，执行图3所示的步骤S35，去除第一鳍部301上的层间介质层310部分、第一鳍部301上的第一栅介质层306部分、第一鳍部301上的第一栅极307部分、第二栅极309上的层间介质层310部分，为去除高出第一掩模层311上表面的层间介质层310部分、第一栅介质层306部分和第一栅极307部分。由于事先定义第一掩模层311上表面至第二鳍部302上表面的距离，等于第二栅介质层308的厚度与第二栅极309的厚度之和，则执行本步骤时不会去除第二栅极309。
[0109]第三实施例
[0110]在第三实施例中，图3所示的步骤S31与第一实施例相同，可以参照第一实施例的相关论述。
[0111]在本实施例中，执行图3所示的步骤S32时，参照图16?图17，在半导体衬底300上形成第一鳍部301和第二鳍部302时，还包括:在第一鳍部301上形成第一掩模层311，在第二鳍部302上形成第二掩模层322。结合第一实施例的形成第一鳍部301和第二鳍部302的方法，形成第一鳍部301上的第一掩模层311、第二鳍部302上的第二掩模层322的方法，包括:(I)参照图6和图16，在去除部分高度的第二顶部硅层后，在第一顶部硅层304和去除了部分高度的第二顶部硅层305’上沉积掩模层，其中，第一顶部硅层304上的掩模层部分为第一掩模层部分315,位于去除了部分高度的第二顶部娃层305’上的掩模层为第二掩模层部分325。(2)参照图16和图17，在图形化第一顶部硅层304和去除了部分高度的第二顶部硅层305’时，也图形化第一顶部硅层304上的第一掩模层部分315、去除了部分高度的第二顶部硅层305’上的第二掩模层部分325，形成第一鳍部301上的第一掩模层311、位于第二鳍部302上的第二掩模层322。
[0112]在本实施例中，所述图形化第一掩模层部分315、第二掩模层部分325、第一顶部硅层304和去除了剩余高度的第二顶部硅层305’的方法，包括:在第二掩模层部分325上形成第三掩模层(未不出),第三掩模层的上表面与第一掩模层部分315的上表面持平；在第一掩模层部分315和第二掩模层部分325上形成图形化的光刻胶层,定义待形成的第一鳍部301和第二鳍部302的位置；以图形化的光刻胶层为掩模，刻蚀第一掩模层部分315、第二掩模层部分325、第一顶部硅层304和去除了部分高度的第二顶部硅层305’和第三掩模层，剩余第三掩模层为图形化的第三掩模层(未示出)；去除图形化的光刻胶层；去除所述图形化的第三掩模层。在第二掩模层325上形成第三掩模层的目的是，在形成图形化的光刻胶层过程中，达到对光刻胶的均匀曝光，并在显影过程中的显影液均匀显影，使得形成的图形化的光刻胶层厚度一致且密度分布均匀，以达到更好地刻蚀效果。
[0113]在本实施例中，第一掩模层311的厚度与第二掩模层322的厚度相同，但并不限于此。在具体生产中，调整去除第二顶部硅层305的高度，并配合第一掩模层311的厚度、第二掩模层322的厚度，只要第一掩模层311上表面至第二掩模层上表面的距离，大于等于待形成的第二介质层的厚度与第二栅极的厚度之和，就是可行的，就在本发明的保护范围之内。
[0114]在本实施例中，参照图18，执行图3的步骤S33，形成第一栅介质层306和第一栅极307横跨第一鳍部301，还横跨第一掩模层311 ;形成第二栅介质层308和第二栅极309横跨第二鳍部302，还横跨第二掩模层322。形成第一栅介质层306、第一栅极307、第二栅介质层308、第二栅极309的方法，可参考第一实施例的相关论述。
[0115]在本实施例，执行图3所示的步骤S34，与第一实施例的步骤S34相同，可作相应参考。
[0116]在本实施例中，执行图3所示的步骤S35，与第二实施例的步骤S35相同，可作相应参考。参照图19，由于事先定义第一掩模层311上表面至第二掩模层322上表面的距离，等于第二栅介质层308的厚度与第二栅极309的厚度之和，则执行本步骤时不会去除第二栅极 309。
[0117]在第一种技术方案中，本发明还提供一种半导体器件，下面针对所述半导体器件提出三个实施例。
[0118]第一实施例
[0119]参照图10，第一实施例的半导体器件，包括:
[0120]位于半导体衬底300上的第一鳍部301和第二鳍部302，第一鳍部301的上表面高于第二鳍部302的上表面；
[0121]位于第一鳍部301两相对侧面的第一栅介质层306、第一栅极307，及横跨第二鳍部302的第二栅介质层308和位于第二栅介质层308上的第二栅极309 ；
[0122]位于半导体衬底300上的层间介质层310，覆盖第一鳍部301侧面上的第一栅极、第二鳍部302侧面上的第二栅极部分，层间介质层310上表面与第一鳍部301上表面、第二鳍部302上的第二栅极309上表面持平。[0123]在具体实施例中，所述半导体器件包括三终端鳍式场效应晶体管，包括:第二栅极309 ;和四终端鳍式场效应晶体管，包括:位置相对的两个第一栅极307。其中，在两个第一栅极307中，其中一个作为控制栅，另一个可作为驱动栅，以达到对晶体管的控制。
[0124]第二实施例
[0125]在第二实施例中，参照图15，所述半导体器件，在图10所示的第一实施例的基础上还包括:位于第一鳍部301上的第一掩模层311。当第一鳍部301上具有第一掩模层311时，第一栅介质层306覆盖第一鳍部301两相对侧面、第一掩模层311两相对侧面,层间介质层310的上表面与第一掩模层311上表面、第二栅极309上表面持平。半导体衬底300、相对的两个第一栅极307、第二栅极309等结构与第一实施例的半导体器件的相应结构的位置分布相同，可参考图10所示的半导体器件。
[0126]在本实施例中，第一掩模层311选择硬掩模层,所选材料包括:氮化娃、氧化娃、氮氧化硅、无定形碳或氮化硼。
[0127]第三实施例，参照图19，在图10所示的第一实施例的基础上还所述半导体器件包括:位于第一鳍部301上的第一掩模层311和位于第二鳍部302上的第二掩模层322，其中，第一掩模层311的厚度等于第二掩模层322的厚度，层间介质层310的上表面与第一掩模层311上表面、第二栅极309上表面持平。其他结构的位置和分布与第一实施例的相应结构相同，可作相应参考。
[0128]在本实施例中，第一掩模层311和第二掩模层322选择硬掩模层,所选材料包括:氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
[0129]第二技术方案
[0130]在第二技术方案中，本发明提供两个实施例。
[0131]第一实施例
[0132]参照图21，并结合参照图20，执行步骤S51，提供半导体衬底500。后续工艺为在半导体衬底500上同时形成三终端鳍式场效应晶体管和四终端鳍式场效应晶体管。
[0133]在具体实施例中，初始提供的半导体衬底选择绝缘体上硅(S0I)，包括:底部硅层、位于所述底部硅层上的绝缘层、位于绝缘层上的顶部硅层。参照图21，顶部硅层503用于形成晶体管的鳍部。所述绝缘层(图中未示出)起到半导体器件之间的绝缘作用。
[0134]参照图21?图23，并结合参照图20，执行步骤S52，在半导体衬底500上形成第一鳍部501和第一鳍部502上的第一掩模层511、第二鳍部502，其中，第一鳍部501上表面与第二鳍部502上表面持平。在本实施例中，应确保第一掩模层511的厚度，最好大于等于待形成的第二栅介质层的厚度与第二栅极的厚度之和，其目的在于:确保后续去除第一鳍部501上的第一栅介质层和第一栅极时，不会去除第二栅极。
[0135]在具体实施例中，形成第一鳍部501和位于第一鳍部501上的第一掩模层511、第二鳍部502的方法，包括:(I)参照图21和图22，根据待形成的第一鳍部、和第二鳍部的位置，将顶部娃层503分成第一顶部娃层504和第二顶部娃层505,第一顶部娃层504对应形成第一鳍部，第二顶部硅层505对应形成第二鳍部。(2)继续参照图22，在第一顶部硅层504上形成第一掩模层部分506,覆盖第一顶部娃层504。形成第一掩模层部分506的方法，包括:沉积掩模层，覆盖第一顶部硅层504和第二顶部硅层505 ;图形化所述掩模层，去除第二顶部娃层505上的掩模层部分,形成覆盖第一顶部娃层504的第一掩模层部分506。在形成第一掩模层部分506的过程中，应确保沉积的掩模层厚度大于等于待形成的第二栅介质层的厚度与第二栅极的厚度之和，也就是确保待形成的第一鳍部上的第一掩模层满足相应数值。(3)参照图22和图23，图形化第一掩模层部分506、第一顶部硅层504和第二顶部硅层505，形成第一鳍部501和位于第一鳍部501上的第一掩模层511、第二鳍部502。所述图形化的方法，包括:在第一掩模层部分506和第二顶部硅层505上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置；以所述图形化的光刻胶层为掩模层，刻蚀第一掩模层部分506、第一顶部娃层504和第二顶部娃层505,至半导体衬底500停止；去除图形化的光刻胶层。
[0136]在具体实施例中，第一掩模层511的材料选择硬掩模层,选择材料包括:氮化娃、氧化硅、氮氧化硅、无定形碳或氮化硼。
[0137]参照图24，并结合参照图20，执行步骤S53，在半导体衬底500上形成第一栅介质层507和第一栅极508、第二栅介质层509和第二栅极510，第一栅介质层507和第一栅极508横跨第一鳍部501、第一掩模层511，第二栅介质层509和第二栅极510横跨第二鳍部502。
[0138]在具体实施例中，形成第一栅介质层507和第一栅极508、第二栅介质层509和第二栅极510的方法,可参照第一技术方案的第一实施例形成第一栅介质层、第一栅极、第二栅介质层和第二栅极的方法的相关论述，在此不再赘述。
[0139]参照图25，并结合参照图20，执行步骤S54，形成层间介质层512，覆盖半导体衬底500、第一栅极508和第二栅极510。另外,在第一栅极508和第二栅极510两侧的半导体衬底500中还形成有源极和漏极(未示出)。形成层间介质层的具体工艺为本领域技术人员所熟知的技术，在此不再赘述。
[0140]参照图26，并结合步骤图20，执行步骤S55，去除第一鳍部501上的层间介质层512、第一鳍部501上的第一栅介质层507、第一鳍部501上的第一栅极508、第二栅极510上的层间介质层512，也就是去除高出第一掩模层511的层间介质层部分、第一栅介质层部分、第一栅极部分，并保留第二栅极510。在本实施例中，事先定义第一掩模层511的厚度，若等于第二栅介质层509的厚度与第二栅极510的厚度之和，则去除后，剩余第一鳍部501两相对侧面和第一掩模层511两相对侧面的第一栅介质层部分、第一栅极部分，层间介质层512的表面与第一掩模层511上表面、第二鳍部502上的第二栅极510部分的上表面持平。
[0141]在具体实施例中，去除第一鳍部501上的层间介质层512、第一鳍部501上的第一栅介质层507、第一鳍部501上的第一栅极508、第二栅极510上的层间介质层512的方法，包括化学机械抛光或回刻工艺，至第一掩模层511上表面和第二栅极510上表面停止,第一鳍部501上的第一栅介质层部分、第一栅极部分恰好被去除，且第二栅极510被保留。
[0142]采用本实施例的方案，在一片晶圆上同时形成了三终端鳍式场效应晶体管，包括:第二栅极510 ;和四终端鳍式场效应晶体管，包括:两个相对第一栅极508。两个第一栅极510中，其中一个栅极作为驱动栅，另外一个栅极作为控制栅，以达到控制晶体管的阈值电压，达到开启、关闭晶体管的目的。而且，可以通过增大阈值电压，减小待机状态下的晶体管的能耗。
[0143]本发明的技术方案步骤简单，在形成鳍部的过程中，提前定义并形成第一鳍部和第二鳍部的高度差，以确保后续去除第一鳍部上的第一栅介质层和第一栅极时，第二鳍部上的第二栅极不会被去除。这节省了工序，提高了效率。另外，本发明技术方案，结合现有技术的光刻、刻蚀工艺，技术工艺简单，易操作且易实现，进一步提高了生产效率，降低了生产成本。
[0144]第二实施例
[0145]在第二实施例中，执行图20所示的步骤S51，与第一实施例的步骤S51相同，可作
相应参考。
[0146]在本实施例中，执行图20所示的步骤S52，结合参照第一实施例的步骤S52，并参照图27?图29，在第二鳍部502上形成有第二掩模层522，其中第一掩模层511的厚度大于第二掩模层522的厚度。在本实施例中，第一掩模层511上表面至第二掩模层522上表面的距离，最好大于等于待形成第二栅介质层的厚度与第二栅极的厚度之和。结合参照第一实施的形成第一鳍部501、第一鳍部502上第一掩模层511和第二鳍部502的方法，形成第二鳍部502上的第二掩模层522的方法，包括:(I)结合参照图22和图27，在第一顶部硅层504上形成第一掩模层506时,第一掩模层部分506也形成在第二顶部娃层505上，即第一掩模层部分506覆盖整层顶部娃层503 (参照图21)。在本实施例中的第一掩模部分层506的厚度大于第一实施例的第一掩模层的厚度。(2)参照图27和图28，去除第二顶部硅层505上部分厚度的第一掩模层部分506，在第二顶部硅层505上剩余的第一掩模层部分称为第二掩模层部分513。去除第二顶部娃层505上部分厚度的第一掩模层部分的方法，包括:在顶部硅层503 (参照图21)上形成图形化的光刻胶层，定义第二顶部硅层505的位置；以图形化的光刻胶层为掩模，刻蚀去除第二顶部硅层505上部分厚度的第一掩模层部分；去除图形化的光刻胶层。在本步骤中，最好确保:去除的第一掩模层部分的厚度大约等于后续待形成的第二栅介质层的厚度与第二栅极的厚度之和。(3)结合参照图28和图29，图形化第一掩模层部分506、第一顶部娃层504和第二顶部娃层505时,也图形化第二掩模层部分513，形成位于第二鳍部502上的第二掩模层522。所述图形化的方法，可参照前文相关论述，包括形成图形化的光刻胶层、刻蚀、去胶步骤。在本实施例中，图形化第二掩模层部分513的方法,包括:在第一掩模层部分506和第二掩模层部分513上形成第三掩模(未示出)，第三掩模层的上表面与第一掩模层部分506的上表面持平；在第一掩模层部分506和第三掩模层上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置；以所述图形化的光刻胶层为掩模，刻蚀第一掩模层部分506、第二掩模层部分513、第三掩模层，也刻蚀第一顶部硅层504、第二顶部硅层505 ;去除图形化的光刻胶层；去除刻蚀剩余的第三掩模层。在这里，形成第三掩模层的目的是，在形成图形化的光刻胶层过程中，达到对光刻胶的均匀曝光，并在显影过程中的显影液均匀显影，使得形成的图形化的光刻胶层厚度一致且密度分布均匀，以达到更好地刻蚀效果。
[0147]在本实施例中，参照图30，执行图20所示的步骤S53，形成第一栅介质层507、第一栅极508横跨第一鳍部501、第一掩模层511 ;形成第二栅介质层509、第二栅极510,横跨第二鳍部502，也横跨第二掩模层522。形成第一栅介质层、第一栅极、第二栅介质层、第二栅极的方与第一实施例的步骤S53相同，可作相应参考。
[0148]在本实施例中，执行图20所示的步骤S54，与第一实施例的步骤S54相同，可作相
应参考。[0149]在本实施例中，执行图20所示的步骤S55，与第一实施例的步骤S55相同，可作相应参考。参照图31，由于事先定义第一掩模层511上表面至第二掩模层522上表面的距离等于第二栅介质层509的厚度与第二栅极510的厚度之和，则执行本步骤时不会去去除第二栅极510。
[0150]在第二种技术方案中，本发明还提供一种半导体器件，下面针对上述半导体器件提出两种实施例。
[0151]第一实施例
[0152]参照图26，第一实施例的半导体器件，包括:
[0153]位于半导体衬底500上的第一鳍部501和位于第一鳍部501上的第一掩模层511、第二鳍部502，其中，第一鳍部501上表面与第二鳍部502上表面持平，即第一鳍部501的厚度等于第二鳍部502的厚度；
[0154]位于第一鳍部501和第一掩模层511两相对侧面的第一栅介质层507、位于第一栅介质层507上的第一栅极508，及横跨第二鳍部502的第二栅介质层509和位于第二栅介质层509上的第二栅极510 ；
[0155]位于半导体衬底500上的层间介质层512，覆盖第一鳍部501侧面上的第一栅极部分、第一掩模层511侧面上的第一栅极部分、第二鳍部502侧面上的第二栅极部分，层间介质层512的上表面与第一掩模层511、第二鳍部502上的第二栅极510上表面持平。
[0156]在本实施例中，第一掩模层511选择硬掩模层,包括:氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
[0157]第二实施例
[0158]在第二实施例中，参照图31，所述半导体器件，在图26所示的第一实施例的基础上还包括:位于第二鳍部502上第二掩模层522。则第二栅介质层509和第二栅极510横跨第二鳍部502和第二掩模层522。其中，第一栅介质层507、第一栅极508等结构与第一实施例的半导体器件的相应结构的位置分布相同，可参考图26所示的半导体器件。在本实施例中，第一掩模层511和第二掩模层522选择硬掩模层,所选材料包括:氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
[0159]上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成第一鳍部、第二鳍部，所述第一鳍部的上表面高于所述第二鳍部的上表面； 形成横跨所述第一鳍部的第一栅介质层和位于第一栅介质层上的第一栅极、横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极； 形成层间介质层，覆盖所述衬底、第一栅极、第二栅极； 去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。
2.如权利要求1所述的形成方法，其特征在于，所述半导体衬底为绝缘体上硅衬底，包括底部硅层、位于所述底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层； 所述形成第一鳍部和第二鳍部的方法，包括: 根据待形成的第一鳍部、第二鳍部的位置，将所述顶部硅层分成第一顶部硅层和第二顶部硅层，第一顶部硅层对应形成第一鳍部，第二顶部硅层对应形成第二鳍部； 去除部分高度的第二顶部硅层； 图形化所述第一顶部硅层和去除了部分高度的第二顶部硅层，形成第一鳍部和第二鳍部。
3.如权利要求2所述的 形成方法，其特征在于，还包括:在第一鳍部上形成第一掩模层； 形成第一鳍部上的第一掩模层的方法，包括: 在去除部分高度的第二顶部硅层之前，在所述第一顶部硅层上形成掩膜层； 以所述掩模层为掩模，刻蚀去除部分高度的第二顶部硅层； 图形化所述第一顶部硅层时，还图形化所述掩模层，形成了位于第一鳍部上的第一掩膜层。
4.如权利要求3所述的形成方法，其特征在于，所述第一掩模层的材料包括: 氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
5.如权利要求2所述的形成方法，其特征在于，还包括:在第一鳍部上形成第一掩模层，在第二鳍部上形成第二掩模层； 形成所述第一鳍部上的第一掩模层、第二鳍部上的第二掩模层的方法，包括: 在去除部分高度的第二顶部硅层后，在第一顶部硅层和去除了部分高度的第二顶部硅层上沉积掩模层，位于第一顶部硅层上掩膜层部分为第一掩膜层部分，位于去除了部分高度的第二顶部硅层上的掩膜层为第二掩膜层部分； 图形化所述第一顶部硅层和去除了部分高度的第二顶部硅层时，也图形化所述第一掩膜层部分、第二掩膜层部分，形成位于第一鳍部上的第一掩膜层、位于第二鳍部上的第二掩膜层。
6.如权利要求5所述的形成方法,其特征在于，所述图形化第一掩模层部分、第二掩模层部分、第一顶部硅层、去除了部分高度的第二顶部硅层的方法，包括: 在所述第二掩模层部分上形成第三掩模层，所述第三掩模层的上表面与第一掩模层部分的上表面持平；在第一掩模层部分和第三掩模层上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置； 以所述图形化的光刻胶层为掩模，刻蚀第一掩模层部分、第二掩模层部分、第一顶部硅层、去除了部分高度的第二顶部硅层和第三掩模层，剩余第三掩模层为图形化的第三掩模层； 去除所述图形化的光刻胶层； 去除所述图形化的第三掩模层。
7.如权利要求5所述的形成方法，其特征在于，去除部分高度的第二顶部硅层的方法，包括:在所述顶部硅层上形成图形化的掩模层，暴露所述第二顶部硅层的位置； 以所述图形化的掩模层为掩模，刻蚀部分高度的第二顶部硅层； 去除图形化的掩模层。
8.如权利要求5所述的形成方法,其特征在于,所述第一掩模层和第二掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
9.如权利要求1所述的形成方法，其特征在于，去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层的方法，包括:化学机械抛光或回刻工艺。
10.一种半导体器件，其特征在于，包括: 位于半导体衬底上的第一鳍部和第二鳍部，所述第一鳍部的上表面高于第二鳍部的上表面； 位于所述第一鳍部两相对侧面的第一栅介质层、第一栅极，及横跨所述第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极； 位于半导体衬底上的层间介质层，层间介质层的上表面与第一鳍部上表面、第二鳍部上的第二栅极上表面持平。
11.如权利要求10所述的半导体器件，其特征在于，还包括:位于第一鳍部上的第一掩模层，当第一鳍部上具有第一掩模层时，第一栅介质层也覆盖第一掩模层的两相对侧面，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
12.如权利要求11所述的半导体器件，其特征在于，所述第一掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
13.如权利要求10所述的半导体器件，其特征在于，还包括:位于第一鳍部上的第一掩模层、位于第二鳍部上的第二掩模层，其中，第一掩模层的厚度等于第二掩模层的厚度，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
14.如权利要求13所述的半导体器件，其特征在于，所述第一掩模层和第二掩模层的材料包括:氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。
15.一种半导体器件的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成第一鳍部和位于第一鳍部上的第一掩模层、第二鳍部，其中，第一鳍部上表面与第二鳍部上表面持平； 在所述半导体衬底上形成第一栅极和第一栅介质层、第二栅极和第二栅介质层，所述第一栅极和第一栅介质层横跨所述第一鳍部、第一掩膜层，所述第二栅极和第二栅介质层横跨所述第二鳍部； 形成层间介质层，覆盖所述衬底、第一栅极、第二栅极； 去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。
16.如权利要求15所述的形成方法，其特征在于，所述半导体衬底为绝缘体上硅衬底，包括底部硅层、位于所述底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层； 在所述半导体衬底上形成第一鳍部和位于第一鳍部上的第一掩模层、第二鳍部的方法包括: 根据待形成的第一鳍部、第二鳍部的位置，将所述顶部硅层分成第一顶部硅层和第二顶部硅层，第一顶部硅层对应形成第一鳍部，第二顶部硅层对应形成第二鳍部； 在所述第一顶部硅层上形成第一掩膜层部分； 图形化所述第一掩膜层部分、第一顶部硅层和第二顶部硅层，形成第一鳍部、第二鳍部、位于第一鳍部上的第一掩膜层。
17.如权利要求16所述的形成方法，其特征在于，在第二鳍部上形成有第二掩模层，第一掩模层的厚度大于第二掩模层的厚度； 形成位于第二鳍部上的第二掩模层的方法，包括: 在所述第一顶部硅层上形成第一掩膜层部分时，所述第一掩膜层部分也形成在第二顶部娃层上； 去除第二顶部硅层上部分`厚度的第一掩模层部分，第二顶部硅层上剩余的第一掩膜层部分为第二掩膜层部分； 图形化所述第一掩膜层部分、第一顶部硅层和第二顶部硅层时，也图形化所述第二掩膜层部分，形成位于第二鳍部上的第二掩膜层。
18.如权利要求17所述的形成方法，其特征在于，所述图形化第一掩膜层部分、第二掩模层部分、第一顶部娃层、第二顶部娃层的方法，包括: 在所述第二掩模层部分上形成第三掩模层，第三掩模层的上表面与第一掩模层部分的上表面持平； 在第一掩模层部分和第三掩模层上形成图形化的光刻胶层，定义待形成的第一鳍部和第二鳍部的位置； 以所述图形化的光刻胶层为掩模，刻蚀第一掩模层部分、第三掩模层、第二掩模层部分、第一顶部硅层和第二顶部硅层，剩余第三掩模层为图形化的第三掩模层； 去除图形化的光刻胶层； 去除所述图形化的第三掩模层。
19.如权利要求15所述的形成方法,其特征在于,所述第一掩模层的材料包括: 氮化娃、氧化娃、氮氧化娃、无定形碳或氮化硼。
20.如权利要求15所述的形成方法，其特征在于，去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层的方法，包括:化学气相抛光或回刻工艺。
21.一种半导体器件，其特征在于，包括: 位于半导体衬底上的第一鳍部、位于第一鳍部上的第一掩模层、第二鳍部，其中，第一鳍部上表面与第二鳍部上表面持平； 位于所述第一鳍部和第一掩模层两相对侧面的第一栅介质层、位于第一栅介质层上的第一栅极，及横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极； 位于半导体衬底上的层间介质层，层间介质层的上表面与第一掩模层上表面、第二鳍部上的第二栅极上表面持平。
22.如权利要求21所述的半导体器件，其特征在于，还包括:在第二鳍部上形成有第二掩模层，第一掩模层的厚度大于第二掩模层厚度，第二栅介质层和第二栅极也横跨所述第二掩膜层。
23.如权利要求22所述的半导体器件，其特征在于，所述第一掩模层和第二掩模层的材料包括:氮化硅、氧化硅、`氮氧化硅、无定形碳或氮化硼。
【文档编号】H01L29/423GK103871888SQ201210553317
【公开日】2014年6月18日 申请日期:2012年12月18日 优先权日:2012年12月18日
【发明者】鲍宇 申请人:中芯国际集成电路制造(上海)有限公司