一种半导体器件的制作方法

专利名称：一种半导体器件的制作方法
技术领域：
本实用新型涉及半导体制造技术领域，尤其涉及一种半导体器件。
背景技术：
高压功率半导体器件，如Trench MOS (沟槽半导体场效应管)、VDMOS (垂直双扩散金属-氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)等，由于其工作频率高、开关速度快、控制效率高等特点，在电カ电子领域得到越来越广泛的应用。功率半导体器件最主要的特点之一是其阻断高压的能力。根据应用场合的不同，其击穿电压的范围可以从用于电源的25V以下到用于电カ传输和分配的6.5kV以上。器件阻断高压的能力主要取决于器件结构中特定PN结de印well (深阱)的反偏击穿电压。在功率半导体器件中，受PN结弯曲或PN结终止处表面非理想因素的影响，反偏击穿电压受限于发生在表面附近或结弯曲处局部区域相对于体内平行平面结提前出现的击穿现象。終端保护结构就是为了减小局部电场、提高表面击穿电压及可靠性、使器件实际击穿电压更接近平行平面结理想值而设计的特殊结构。现有技术中的終端结构的设计是在器件边缘设置与主结一起扩散形成的场限环(Field Limiting Ring,简称FLR),其结构如图1所示,包括本体层100、位于本体层100表面内的场截止环101、场限环102、主结103、覆盖在主结103和场限环102表面上的绝缘介质层104、位于本体层100背面的集 电极105、覆盖在主结103表面上的电极106。由于主结103与场限环102同时形成，所以二者具有相同的掺杂类型、掺杂浓度及结深。在这种结构中，影响击穿电压大小的參数包括:场限环102的间距、结深、环的宽度及环的个数等，通过选取适当的參数，使得主结与环结的电场强度同时达到临界击穿电场，则可以获得最高的击穿电压。但是，在长期应用过程中发现，现有技术中的场限环終端结构的耐压能力仍不能满足逐渐提高的器件耐压需求。

实用新型内容有鉴于此，本实用新型提供了一种半导体器件，以达到降低主结处峰值电场，提高半导体器件耐压性的目的。为实现上述目的，本实用新型提供如下技术方案:一种半导体器件，包括:基底，所述基底包括本体层；位于所述本体层表面内的主结和场限环，所述主结的深度大于所述场限环的深度。优选的，所述主结和场限环是在不同的光刻步骤中形成的。优选的，所述主结的深度比所述场限环的深度大2 10i!m。优选的，所述主结和场限环的掺杂类型相同。[0014]优选的，所述主结的掺杂浓度大于、小于或等于场限环的掺杂浓度。优选的，所述场限环掺杂类型与本体层的掺杂类型相反。优选的，以上任一优选方案所述的半导体器件还包括，位于所述半导体器件边缘的场截止环，所述场限环位于所述半导体器件的主结和所述场截止环之间。优选的，以上所述的半导体器件还包括:覆盖在所述场限环表面和主结表面上的绝缘介质层；覆盖在所述场限环表面和绝缘介质层表面上的场板，所述场板与所述场限环电性相连；覆盖在所述主结表面上的电极，所述电极与所述主结电性相连。优选的，所述场板的材料为金属或多晶硅。优选的，以上所述的半导体器件还包括，位于所述本体层背面的集电极。与现有技术相比，上述技术方案具有以下优点:现有技术中，由于PN结的底部是ー个平面(以下将该平面称为平面结)，侧面近似为1/4圆柱曲面(以下将该圆柱曲面简称为柱面结)，而柱面结会引起电场的集中，使得柱面结的电场比平面结的电场强度大，导致击穿比较容易发生在柱面结区域，即柱面结区域为主结最薄弱区域。本实用新型提供的半导体器件通过在不同的光刻步骤下，先后形成主结和场限环，并使主结结深大于场限环结深，从而使主结处柱面结的边缘曲率较现有技术中减小，更接近平面结，这也就使柱面结处的能够承受的电场强度变大，进而使主结处所能承受的电场强度増大，也就是说本实用新型的技术方案降低了主结处的峰值电场，最終提高了器件的耐压性。并且，现有技术中，由于在绝缘介质层中，一般含有一定数量的正电荷，当終端承受反向耐压时，绝缘介质层中电场的方向从场截止环指向主结，所以介质层中的正电荷会向靠近主结的位置集中，使主结处的电场强度较场限环处的大，导致击穿比较容易发生在主结区域，即主结区域为氧化层电荷的敏感区域。本实用新型提供的半导体器件由于主结结深大于场限环结深，主结与场限环之间几何深度的差别增加了电场子垂直方向的延伸，进ー步増加了主结处电场的垂直方向分量，降低了电场的水平方向分量，这样的作用效果不仅降低了器件在主结位置的峰值电场，还可以将峰值电场从器件的表面区延伸至器件的体区，使主结对氧化层中各类电荷的敏感度下降，因此主结处所能承受的电场强度増大，也就是说本实用新型的技术方案降低了主结处的峰值电场，最終提高了器件的耐压性。

通过附图所示，本实用新型的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本实用新型的主旨。图1为现有技术中半导体器件的剖面图；图2为本实用新型实施例一公开的半导体器件的剖面图；图3为现有技术主结处电场分布与本实施例ー主结处电场分布的对比示意图；图4为主结位置的电场在主结结深大于、小于和等于场限环结深的情况下变化的仿真图；[0030]图5为某ー深度处的主结和场限环的电场在主结结深大于、小于和等于场限环结深的情况下变化的仿真图；图6为本实用新型实施例ニ公开的半导体器件的剖面图。
具体实施方式
正如背景技术部分所述，现有技术的场限环终端结构耐压能力较差，而器件耐压能力的高低是与其结构和制作エ艺相关的，由于现有技术中场限环终端结构的主结和场限环是在相同的光刻步骤下形成的，所以具有相同的掺杂类型、掺杂浓度及结深。其工作原理为:当集电极105相对于电极106加正压并且电压不断加大时，耗尽区首先在主结103形成。通过合理选择主结103和第一个场限环102之间的距离，使得主结103发生雪崩击穿之前，主结103的耗尽区与第一个场限环102的耗尽区相连。由于场限环的电场与主结电场方向相同，两个电场相互迭加来形成压降。依次类推，在第一个场限环102发生雪崩击穿之前，第一个场限环与第二个场限环的耗尽区相连。简单来说，现有技术中，通过器件边缘设置场限环来分担主结所承受的电场，以此提高器件的耐压性。但是，在实际应用中发现，击穿较容易发生在主结柱面结区域107。发明人研究发现，形成上述问题的原因主要有3点:(I)由于扩散结的底部是ー个平面，侧面近似为1/4圆柱曲面，而柱面结会引起电场的集中，使得柱面结的电场比平面结的电场强度大，导致击穿更容易发生在柱面结区域；(2)现有技术这种场限环終端结构容易受到界面不稳定性和氧化层界面电荷的影响。由于氧化层中电场从场限环指向主结，因此氧化层中的正电荷更容易在主结位置集中，使主结成为击穿薄弱区，导致击穿容易发生在主结柱面结区域107 ; (3)由于场限环的间距、结深、环的宽度及环的个数都会影响到半导体器件的击穿电压的大小，设计时考虑因素复杂，环间距或者环宽度的选择过小容易造成电势降集中的主结ー侧，导致击穿容易发生在主结柱面结区域107。如果在传统的场限环上增加金属或者多晶硅材质的场板，虽然场板与场限环结合的结构能够屏蔽氧化层中各类电荷对主结的较大影响，有效降低主结位置的峰值电场，但是这种结构会使主结和第一级场限环之间的距离较大，増加了终端的面积。为使本实用新型的上述目的、特征和优点能够更加明显易懂，
以下结合附图对本实用新型的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。其次，本实用新型结合示意图进行详细描述，在详述本实用新型实施例吋，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。实施例一本实用新型实施例一提供了一种半导体器件，其结构如图2所示，图2为该半导体器件的剖面图，下面结合图2对该半导体器件的结构进行详细说明。该半导体器件包括:基底(图中未标出)，该基底大部分区域为本体层200 ；[0042]需要说明的是，本实施例一中的基底可以包括半导体元素，例如采用直拉法(简称CZ法)、区熔法(简称FZ法)或外延生长エ艺形成的单晶硅、碳化硅等材料；也可以包括绝缘体上硅(SOI)等结构。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层组成的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本实用新型的精神和范围。位于本体层200表面内的场限环202、主结203 ；其中，主结203与场限环202是在不同的光刻步骤下先后形成的，其具体制作过程为:首先制作主结，在本体层200的表面上旋涂光刻胶，之后将具有主结图案的掩膜版与涂有光刻胶的本体层200上的正确位置对准，再对掩膜版和本体层200的表面曝光，使掩膜版上的图形转移到涂胶的本体层200的表面，最后采用扩散或其他方式对主结图形位置进行掺杂，形成主结203 ;主结203制作完毕之后，再按照相同的方法在器件的边缘区域、本体层200的表面上制作场限环，所不同的是，在曝光步骤之前需要更换具有场限环图案的掩膜版。需要指出的是，本实施例一只限定主结203与场限环202在不同的光刻步骤下形成，并不限定二者形成的顺序。在本实用新型的其它实施例中，场限环202也是可以先于主结203形成的。另外，本实施例一中，主结203与场限环202的结深和掺杂浓度是不同的。主结203的结深比场限环202的结深大2 10 u m。下面详细介绍不同的结深和掺杂浓度所产生的有益效果的原理:本实施例一中的场限环202作用的原理同上述现有技术中场限环工作原理是相同的，所不同的是，如图3所示，Ca)为现有技术主结处电场分布示意图，(b)为本实施例一主结处电场分布示意图，由图中可以看出，PN结的底部是ー个平面，侧面近似为1/4圆柱曲面，柱面结相较平面结是有锐度的，会引起电场的集中。在外加电压相同的条件下，本实施例一中由于主结203的结深较大，使得主结203 —侧的柱面结曲率减小，也即锐度减小，从而本实施例一柱面结处的电场强度小于现有技术中的，换句话说，本实施例一由于增加了主结203的结深，最終使主结203处的峰值电场降低。并且，由于绝缘介质层204的材料一般为ニ氧化硅等氧化物，所以其内含有一定数量的正电荷。当终端在承受反向耐压时，氧化层中电场的方向从场限环指向主结，氧化层中的正电荷会向靠近主结的位置集中。本实施例选择大的主结结深以增加氧化层电场的垂直方向分量，这也就降低了该处电场的水平方向分量，通过这种方式使主结203对氧化层各类电荷的敏感度降低，从而使本实施例一的主结较现有技术不容易被击穿，简单来说，其实质也是降低了主结203处的峰值电场。为了使本实施例一的有益效果更为直观，
以下结合附图进行说明。如图4所示，为主结位置的电场在主结结深大于、小于和等于场限环结深的情况下变化的仿真图，其中，Y代表结的深度，D为主结结深，d为场限环结深，曲线401为主结位置的电场在D〈d的情况下的分布曲线，曲线402为主结位置的电场在D=d的情况下的分布曲线，曲线403为主结位置的电场在D>d的情况下的分布曲线。由图4不难发现，曲线的尖峰值即为主结位置的峰值电场值，当主结结深大于场限环结深时，主结位置的峰值电场最小，也就是说，合理的増大主结的结深，使其大于场限环的结深，能够有效地降低主结位置的峰值电场。如图5所示，为某ー深度处的主结和场限环的电场在主结结深大于、小于和等于场限环结深的情况下变化的仿真图，其中，X代表主结和4个场限环在终端上的位置(主结所在的一端为起始端)，D为主结结深，d为场限环结深，曲线501为主结和4个场限环的电场在D〈d的情况下的分布曲线，曲线502为主结和4个场限环的电场在D=d的情况下的分布曲线，曲线503为主结和4个场限环的电场在D>d的情况下的分布曲线。由图5不难发现，曲线的尖峰值从左至右依次为为主结位置和4个场限环位置的峰值电场值，同一深度处，主结结深的改变并不会影响场限环位置的峰值电场乃至电场分布。为适应实际应用过程中，对器件耐压性的不同需求，以上所公开的本实施例一主结的掺杂浓度可大于、等于或小于场限环的掺杂浓度。由于掺杂浓度越低，击穿电压越高，所以当器件需要承受较高电压时，需要主结掺杂较低浓度的杂质，反之，当器件需要承受的电压较低吋，需要主结掺杂较高浓度的杂质。需要指出的是，主结203与场限环202的掺杂类型相同，并且与本体层200掺杂类型相反。进ー步的，本实施例一所公开的半导体器件还可以包括位于半导体器件边缘的场截止环201，场限环202位于主结203和该场截止环201之间；该场截止环201的形成エ艺与主结203和场限环202的形成エ艺相同。进ー步的，本实施例一所公开的半导体器件还包括覆盖在场限环202表面和主结203表面上的绝缘介质层204 ;该绝缘介质层通过溅射或者CVDエ艺制备，一般为ニ氧化硅介质。进ー步的，本实施例一所公开的半导体器件还包括覆盖在主结203表面上的电极206 ;该电极与主结203电性相连。进ー步的，本实施例一所公开的半导体器件还包括位于本体层200背面的集电极205 ;该集电极205是采用扩散或者离子注入エ艺制作的。 本实施例一通过在不同的光刻步骤下形成主结203和场限环202，并使主结203拥有比场限环202更大的结深，増加了柱面结的边缘曲率，同时减小了氧化层电场的水平分量，从而达到降低主结处峰值电场的目的，使本实施例一所公开的半导体器件较现有技术的场限环終端结构具有更高的耐压性。实施例ニ本实施例ニ公开的半导体器件在实施例一所公开的半导体器件的基础之上增加了场板的部分，具体的，如图6所示，该器件包括:本体层600、位于本体层600表面内的场截止环601、场限环602、主结603、覆盖在主结603和场限环602表面上的绝缘介质层604、位于本体层600背面的集电极605、覆盖在主结603表面上的电极606、覆盖在场限环602上的场板608。其中，场板608的材质一般为金属或者多晶娃，与场限环电性相连,并且本实施例ニ中加场板的形式并不仅限于在每个场限环上增加相互间隔的场板，在本实用新型的其它实施例中，场板608还可以是一整片的加在所有场限环上，或者以其它的形式加在场限环602 上。[0065]本实施例ニ在场限环上增加场板的作用是使PN结的耗尽区尽可能的展宽，从而使PN结的表面电场不再集中，这样做的结果不仅降低了氧化层内正电荷对界面的影响，更重要的是，场板下的耗尽区缓和了结在表面的曲率效应，使得器件的耐压性进ー步提高。并且，由于本实施例ニ只是在场限环的上方覆盖有场板，并没有在主结的上方增加场板，所以相对于现有技术中在主结和场限环的上方都增加场板的结构，縮小了器件的面积，同时又能使器件的耐压性得到大幅度的提升。以上所述实施例，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。虽然本实用新型已以较佳实施例披露如上，然而并非用以限定本实用新型。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，都可利用上述掲示的方法和技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。
权利要求1.一种半导体器件，其特征在于，包括:基底，所述基底包括本体层；位于所述本体层表面内的主结和场限环，所述主结的深度大于所述场限环的深度。
2.根据权利要求1所述的半导体器件，其特征在于，所述主结和场限环是在不同的光刻步骤中形成的。
3.根据权利要求2所述的半导体器件，其特征在于，所述主结的深度比所述场限环的深度大2 IOu m。
4.根据权利要求2所述的半导体器件，其特征在于，所述主结和场限环的掺杂类型相同。
5.根据权利要求2所述的半导体器件，其特征在于，所述主结的掺杂浓度大于、小于或等于场限环的掺杂浓度。
6.根据权利要求2所述的半导体器件，其特征在于，所述场限环掺杂类型与本体层的掺杂类型相反。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，还包括，位于所述半导体器件边缘的场截止环，所述场限环位于所述半导体器件的主结和所述场截止环之间。
8.根据权利要求7所述的半导体器件，其特征在于，还包括:覆盖在所述场限环表面和主结表面上的绝缘介质层； 覆盖在所述场限环表面和绝缘介质层表面上的场板，所述场板与所述场限环电性相连；覆盖在所述主结表面上的电极，所述电极与所述主结电性相连。
9.根据权利要求8所述的半导体器件，其特征在于，所述场板的材料为金属或多晶硅。
10.根据权利要求7所述的半导体器件，其特征在于，还包括，位于所述本体层背面的集电极。
专利摘要本实用新型的实施例公开了一种半导体器件，包括基底，该基底包括本体层；位于本体层表面内的主结和场限环，主结的深度大于场限环的深度。本实用新型实施例提供的半导体器件通过在不同的光刻步骤下，先后形成主结和场限环，并使主结结深大于场限环结深，从而降低了主结处的峰值电场，同时使主结对氧化层中各类电荷的敏感度下降，最终提高了器件的耐压性。
文档编号H01L29/06GK202948930SQ201220497900
公开日2013年5月22日 申请日期2012年9月26日 优先权日2012年9月26日
发明者褚为利, 朱阳军, 吴振兴, 卢烁今, 田晓丽 申请人:中国科学院微电子研究所