用于dram在gpu之上的可替换3d堆叠方案的制作方法

用于dram在gpu之上的可替换3d堆叠方案的制作方法
【专利摘要】本发明的实施例提供集成电路系统，其包括第一支撑衬底和第二支撑衬底、安置在第一支撑衬底和第二支撑衬底之间的逻辑芯片以及彼此相邻地安置在逻辑芯片的表面的多个存储器叠层。逻辑芯片与第一支撑衬底和第二支撑衬底之间分开距离，使得向外扩展超出逻辑芯片的第一侧边的、多个存储器叠层中的第一存储器叠层的至少一部分由第一支撑衬底支撑，以及向外扩展超出逻辑芯片的与第一侧边相反的第二侧边的、多个存储器叠层中的第二存储器叠层的至少一部分由第二支撑衬底支撑。
【专利说明】用于DRAM在GPU之上的可替换3D堆叠方案
【技术领域】
[0001]本发明的实施例大致涉及集成电路芯片封装，并且，更具体地，涉及三维芯片封装。
【背景技术】
[0002]计算机和其他电子产品使用存储器设备来存储数据和其他信息。为了提高在有限空间中所提供的存储器的数量，一些存储器设备具有以叠层垂直排列的多个半导体裸片(dice)。对存储器芯片进行堆叠常规地用来在降低I/O信令功率的同时增大存储器设备的容量。堆叠方法之一是系统级封装(SiP)，其中将若干集成电路装入单个封装体或模块中。在SiP中，将若干集成电路垂直堆叠并使用键合到封装体的常规片外细线连接。可替换地，利用倒装芯片技术，使用焊锡凸块(bump)来将所堆叠的芯片结合在一起。该堆叠方法可以实现较高的密度以及减少的衬底占用(footprint)。
[0003]最近，已经开发了三维集成电路(3D IC)用于改进电路部件的集成。3D IC包括既垂直地也水平地集成到单个电路中的两层或两层以上的有源电子部件。不同于SiP，3D IC电路可以将诸如存储器设备等堆叠半导体设备连接到逻辑芯片或其他支撑衬底，该连接使用贯穿存储器设备的垂直穿透硅通孔(TSV)。TSV技术可以用于堆叠一系列存储器设备，并且提供存储器设备之间的信号和/或热量路径，可缩短互连长度，降低存储器设备功耗。
[0004]TSV技术的困难之一是由在逻辑芯片上堆叠的存储器设备所供给的存储器容量相当有限。在逻辑芯片是具有接近500mm2大小的图形处理单元(GPU)芯片102并且存储器设备是具有接近100-200mm2面积的平面动态随机存取存储器(DRAM)芯片104的情况下(如图1A和IB所示)，典型GPU芯片102的大小仅可容纳最多4个4DRAM芯片104的叠层(每个DRAM芯片104具有256M比特的存储容量)以产生接近4G字节的总存储器容量。因此，由于GPU芯片大小有限，最大帧缓冲存储器容量被限制于4G字节。
[0005]尽管TSV技术已经用来增大存储器设备的数据存储容量，但是最大存储器容量仍然被限制于支撑存储器设备的底层逻辑芯片的给定大小。虽然较大的逻辑芯片可以增大空间以容纳更多的堆叠存储器设备，但是整体成本随之增大。
[0006]根据前述所示，本领域存在对具有较大密度的集成电路的经济有效的封装系统的需求。

【发明内容】

[0007]本发明的一个实施例提供集成电路系统，其大体包括第一和第二支撑衬底、直接夹在第一和第二支撑衬底之间的逻辑芯片以及并排安置在逻辑芯片的表面的多个存储器叠层。逻辑芯片可以与第一和第二支撑衬底分开一定距离，使得存储器叠层的至少一部分扩展而超出逻辑芯片的侧边，并由第一和第二支撑衬底支撑。
[0008]所公开的系统的一个优势是，凭借部分地在支撑衬底(与逻辑芯片分开)上得到支撑的附加列堆叠存储器设备及其相关联的贯穿存储器设备主体的TSV，可以使存储器容量和互连宽度这二者增大约50%。所公开的堆叠排列达到了非常大裸片(die)的机械效果，从而可以以对逻辑芯片来说更易负担的裸片大小支撑堆叠DRAM设备。此外，支撑衬底未被堆叠存储器设备覆盖的区域可以提供热量路径以将由逻辑芯片所生成的热量传送到与存储器设备的顶部相接触的上层散热器。因此，IC系统的传热性被增强。
【专利附图】

【附图说明】
[0009]因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。此外，附图中的图示并未按比例绘制并且其用于说明的目的。
[0010]图1A是示出了在常规堆叠方法中所排列的存储器叠层的集成电路(IC)系统的示意性俯视图。
[0011]图1B是图1A的IC系统的示意性剖视图。
[0012]图2A是根据本发明一个实施例的、示例性IC系统的示意性平面视图。
[0013]图2B是图2A的IC系统的示意性剖视图。
[0014]图2C是图2B的放大的局部剖视图，示出了 DRAM设备和逻辑芯片之间的电气连接。
[0015]图3A是根据本发明另一个实施例的、示例性IC系统的示意性平面图。
[0016]图3B是图3A的IC系统的示意性剖视图。
[0017]图4示出了根据本发明一个实施例的、用来形成集成电路(IC)系统的示例性工艺顺序。
[0018]为帮助理解，在可能的情况下使用了相同的附图标记来指定各图所共有的相同的元件。可想而知，一个实施例中所公开的元件可以有利地用在其他实施例上而不需要具体叙述。
【具体实施方式】
[0019]本发明的实施例提供具有在逻辑芯片的顶表面上在一个叠层(或多个叠层)中排列的一个或多个存储器设备的集成电路系统。存储器设备中的每一个由贯穿存储器设备主体的导电垂直通孔连接到逻辑芯片。在各实施例中，逻辑芯片配置为容纳至少两列或两列以上的堆叠存储器设备，边缘列堆叠存储器设备的至少一部分向外扩展而超出逻辑芯片的侧边。在一个实施例中，边缘列向外扩展的部分由与逻辑芯片分开的支撑衬底所支撑。支撑衬底可以具有与逻辑芯片相同的厚度，并且可以是比较长、窄的硅片或能够为堆叠存储器设备提供机械强度/支撑的任何其他合适的材料。支撑衬底可以包含或可以不包含有源区以为系统提供逻辑的或电气的功能。可替换地，支撑衬底可以是逻辑芯片的非有源区(inactive region)所在的部分(即逻辑芯片的原本会被浪费的区域)。
[0020]本发明所提议的堆叠排列有利地提供在逻辑芯片之上的大约50%或更多的可堆叠存储器设备。因此，在逻辑芯片的给定空间中获得较大密度的堆叠存储器设备。发明的堆叠排列达到了非常大裸片的机械效果，从而可以以对逻辑芯片来说更易负担的裸片大小，支撑堆叠DRAM设备。以下更详细论述本发明的细节。[0021]图2A示出了根据本发明一个实施例的示例性集成电路(IC)系统200的示意性平面视图。系统200可以包括安置在逻辑芯片204的顶表面上的半导体设备202。半导体设备202可以包括以平面方式(并排)安置的一个或多个裸片叠层，其中每个裸片叠层包括η个裸片，其中η > 2。半导体设备202可以是存储器设备，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或包括可编程只读存储器(PROM)和闪存等各种类型的非易失性存储器。逻辑芯片可以是图形处理单元(GPU)、中央处理单元(CPU)、应用处理器或提供某种处理能力的任何IC芯片。在图2A所示的一个实施例中，半导体设备202 —般包括在逻辑芯片204的顶表面206上以3X2阵列排列进行配置的六个DRAM叠层202a_202f，每个叠层具有垂直堆叠在彼此之上的四个DRAM设备2051; 2052、2053、2054(图2B)，逻辑芯片204在一个示例中是GPU芯片。注意尽管描述了四个DRAM设备，但是DRAM叠层可以配置为具有更少或更多芯片，这取决于系统所需的存储器的数量。
[0022]每个DRAM设备205^2054可以具有256M比特的存储容量，但是具有更多或更少存储容量的DRAM设备也是可以实现的。类似地，根据本发明，逻辑芯片204或DRAM设备的大小可以调整(以下将进行论述)以提供更大或更小密度的DRAM叠层。
[0023]叠层中的DRAM设备205厂2054中的每一个使用穿透DRAM设备205^2054的垂直导电通孔208来电连接。如图2A所示，垂直导电通孔208可以排列在每个堆叠DRAM设备的中心处的两个垂直行中，垂直导电通孔208的间距(pitch) “P1”在大约20μπι至大约150 μ m的范围内，但是在实际的设计中，间距“P1”可以更大或更小，这取决于应用。图2C是图2B的放大的局部剖视图，示出了贯穿DRAM设备205^2054的主体的垂直导电通孔208，诸如从DRAM设备205i的一个表面到DRAM设备2052的另一个表面。当使用硅技术时，这些垂直导电通孔208可以称为穿透硅通孔(TSV)。垂直导电通孔208形成导电路径，该导电路径贯穿DRAM设备205^2054以通过电气连接210有效地提供半导体设备202(即DRAM设备205^20?)和逻辑芯片204之间的垂直电气连接(诸如电源、接地和信号互连)。因此，垂直导电通孔208提供DRAM设备205^20?和逻辑芯片204之间的非常短路径长度的互连。虽然本文未论述，但是应该理解垂 直导电通孔208可以通过湿法或干法刻蚀工艺形成以及利用导电金属进行填充。
[0024]一般在两个相邻DRAM设备之间提供电气连接210以帮助垂直堆叠的DRAM设备之间的电气连接。出于相同的目的，还在DRAM设备和逻辑芯片204之间提供电气连接210。电气连接210可以使用本领域已知的任何技术上可行的方法实现，包括但不限于焊锡凸块。焊锡凸块可以包括铜或另一种导电材料，诸如铝、金、银或两种或两种以上元素的合金。可以将焊锡凸块键合到在DRAM设备和逻辑芯片的表面上所形成的接触面或垫(未示出)。之后将具有堆叠DRAM设备的逻辑芯片204安装在封装衬底222的表面220上。因此逻辑芯片204经由电气连接218电连接到封装衬底222，电气连接218可以是任何合适的导电方式，诸如焊锡凸块。
[0025]可以通过例如在第一 DRAM设备205i之上提供第二 DRAM设备2052，使得第一和第二 DRAM设备205^2052中所形成的垂直导电通孔208以及DRAM设备205^2052之间的电气连接210对齐来实现DRAM设备205^2054的堆叠(图2C)。在使用焊锡凸块的情况下，可以通过用封装材料212保护焊锡凸块来改善电气连接210的可靠性。封装材料212可以是树月旨，诸如环氧树脂、丙烯酸树脂、硅树脂、聚氨酯树脂、聚酰胺树脂、聚酰亚胺树脂等。可替换地，可以利用底层填充材料填充DRAM设备之间的腔(cavity)以保护电气连接210。可以使用各种类型的底层填充材料，诸如包括马克斯(max)填料、可模塑底层填充、环氧树脂塑封料(epoxy mold compound)或环氧树脂的材料。更多的DRAM设备可以以相同的方式堆叠在第二 DRAM设备2052之上。
[0026]返回参考图2A，IC系统200具有在逻辑芯片204的顶表面206上以3 (列)X2(行)阵列排列进行配置的六个DRAM叠层202a-202f。特别地，DRAM叠层以至少两列DRAM叠层偏离逻辑芯片204的中心的方式进行排列，这允许两个边缘列DRAM叠层的一部分当从俯视图或以垂直于逻辑芯片204的顶表面206的视轴(viewing axis)“M”观察时与逻辑芯片204两侧的边缘重叠。具体地，被夹在两个边缘列DRAM叠层(例如DRAM叠层202a、202d和202c、202f)之间的中间列DRAM叠层(例如DRAM叠层202b、202e)由底层逻辑芯片204完全支撑，而边缘列DRAM叠层202a、202d和202c、202f的一部分向外扩展分别超出逻辑芯片204的侧边214a、214b。垂直导电通孔可以排列在当从俯视图观察时的逻辑芯片204的侧边内。边缘列DRAM叠层202a、202d和202c、202f的向外扩展的部分可以分别在支撑衬底216a和216b上得到支撑。因此，支撑衬底216a向DRAM叠层202a、202b的边缘部分提供或增强机械强度，而支撑衬底216b向DRAM叠层202c、202f的边缘部分提供或增强机械强度。此外，支撑衬底216a、216b的未被边缘列DRAM叠层覆盖的区域还可以用来将由逻辑芯片204和/或DRAM叠层在操作期间所生成的热量传导到散热器或其他冷却机构，其可以被放置在DRAM叠层的顶部之上并且与DRAM叠层的顶部相接触。因此，系统的热传导被增强。虽然未示出，但是可想而知，散热器可以具有任何期望的形状并且由能够传导并散发从逻辑芯片、DRAM叠层或系统所生成的热量的任何材料制成。
[0027]支撑衬底216a、216b可以物理地与逻辑芯片204分开，也可以在物理上不与逻辑芯片204分开。在一个实施例中，支撑衬底216a、216b是清晰地或物理地与逻辑芯片204分开期望距离“D”。在逻辑芯片204具有接近500mm2的大小并且DRAM设备具有接近100-200mm2的表面积的情况下，距离“D”可以在大约0.0lmm至大约IOmm的范围内，例如大约2mm至大约5mm。然而，可以想到，逻辑芯片204两侧的距离“D”可以相同或不同。支撑衬底216a、216b可以由硅或诸如玻璃或复合高分子的绝缘材料或能够为向外扩展超出逻辑芯片204侧边的DRAM叠层提供机械强度/支撑的任何其他合适的材料制作。如果需要，支撑衬底216a、216b可以以与逻辑芯片204相同的工艺制造。在各实施例中，支撑衬底216a、216b可以配置为分别覆盖DRAM叠层202a、202b和202c、202f的表面积的接近15%_45%。支撑衬底216a、216b可以由比较长、窄的硅片形成以提供足够覆盖边缘列DRAM叠层202a、202d和202c、202f的向外扩展超出逻辑芯片204的侧边的部分的表面积。在DRAM设备，例如DRAM设备202a具有接近10 (长)X 10 (宽)mm的尺寸的情况下，支撑衬底216a可以布置为覆盖从DRAM设备202a的边缘开始测量的、DRAM设备202a的至少大约2mm至大约5mm宽。如果需要，支撑衬底216a、216b可以具有与逻辑芯片204相同的长度和厚度。例如，逻辑芯片204和支撑衬底216a、216b可以具有大约0.5mm至大约0.8mm的厚度。支撑衬底216a、216b可以均包含向系统提供取决于应用的不同逻辑的或电气的功能的有源电路。在一个示例中，支撑衬底216a、216b仅向DRAM叠层提供机械强度而不包含有源电路。
[0028]图3A示出了根据本发明另一个实施例的、示例性集成电路(IC)系统300的示意性平面图，除了支撑衬底和逻辑芯片作为整个单元形成之外，DRAM叠层的数目和排列与图2A所示的实施例相同。例如，逻辑芯片304的大小可以制造得相对大于DRAM叠层302a-302f在逻辑芯片304上所占据的整体大小或总表面积。在六个DRAM叠层302a-302f以3(列)X2(行)阵列排列在逻辑芯片304的顶表面上进行安置时，逻辑芯片304的边缘区域“A”和“B”可以是非有源区(不包含有源功能的区域)，其仅为边缘列DRAM叠层302a、302d和302c、302f提供机械强度。换言之，边缘列DRAM叠层302a、302d和302c、302f由逻辑芯片的原本会浪费的区域所支撑。图3B示出了图3A的IC系统300的示意性剖视图，其概念性地示出了边缘列DRAM叠层302a、302d和302c、302f由逻辑芯片304的非有源区所支撑的部分。可想而知，边缘区域“A”和“B”可以根据所提供的DRAM叠层的数目和/或DRAM设备中所形成的垂直导电通孔308的位置而在大小方面变化。因此发明的堆叠排列达到了非常大裸片的机械效果，从而可以以对逻辑芯片来说更易负担的裸片大小来支撑堆叠DRAM设备。
[0029]图4示出了根据本发明一个实施例的、用来形成诸如图2A或3A的IC系统200或300的集成电路系统的示例性的工艺顺序400。应该注意图4所示的步骤的数目和顺序并非旨在关于本文所描述的本发明的范围进行限制，因此一个或多个步骤可以增加、删除和/或重新排序而不脱离本发明的基本范围。
[0030]工艺顺序400通过提供两个支撑衬底和安置在两个支撑衬底之间的逻辑芯片始于步骤402。诸如GPU芯片的逻辑芯片可以具有大约22mmX 22mm的尺寸。支撑衬底可以由具有与GPU芯片相同长度和厚度的比较长、窄的硅片形成。GPU芯片和支撑衬底分开大约
0.5mm至大约2mm的期望距离。GPU芯片和支撑衬底可以具有在其上所形成的凸块触点阵列，诸如微凸块或C4凸块。
[0031]在步骤404，将两个或两个以上的DRAM叠层，诸如以上关于图2A-2C所论述的DRAM叠层正面向下安装在其中形成凸块触点的GPU芯片和支撑衬底的前表面。术语“正面”指的是DRAM设备的一个侧面，该侧面用半导体制程进行处理使得电路在DRAM设备的该正面上进行制造。在一个实施例中，DRAM叠层以3X2阵列配置进行排列，具有夹在两个边缘列DRAM叠层之间的中间列DRAM叠层。特别地，如以上关于图2A-2C所论述的，两个边缘列DRAM叠层配置为使得边缘DRAM叠层中的每一个的一部分向外扩展超出GPU芯片的侧边并且由支撑衬底所支撑。
[0032]如以上所论述的，堆叠DRAM设备具有贯穿DRAM设备的主体以将DRAM设备电连接到GPU芯片的垂直导电通孔。堆叠DRAM设备被放置在GPU芯片和支撑衬底上，凸块触点与直接安置在GPU芯片上的DRAM设备的垂直导电通孔相接触。之后凸块触点被加热并回流以形成焊点。这些焊点与DRAM设备的垂直导电通孔对齐并且配置为提供DRAM设备和GPU芯片之间的电气和机械连接。如果需要，DRAM设备和GPU芯片之间的焊点或腔可以使用底层填充工艺封装在封装材料中。封装材料在结构上将堆叠DRAM设备耦连到GPU芯片并且防止或限制堆叠DRAM设备和GPU芯片在热循环期间的差异运动。封装材料的高刚度还使得封装材料能够适应热应力，否则热应力将影响焊点。
[0033]在步骤406中，承载DRAM叠层的GPU芯片和支撑衬底使用焊锡凸块以背面附着到封装衬底。之后重新加热焊锡凸块或使其回流以冶金地并电气地将DRAM叠层键合到封装衬底。封装衬底可以通过导电方式电连接到印刷电路板(PCB)以提供堆叠DRAM设备、GPU芯片和PCB之间的电气通信。可想而知，封装衬底可以是包括绝缘层的叠层的层压衬底。封装衬底可以具有在封装衬底内水平地或垂直地铺设的导电线以提供DRAM设备、GPU芯片和PCB之间的电源、接地和/或输入/输出(I/O)信号互连。因此封装衬底提供具有结构刚性的IC系统以及用于路由IC系统内的输入和输出信号和电源的电气接口。散热器可以进一步放置在堆叠DRAM设备之上并且由其所支撑以增强IC系统的传热性。可想而知，散热器可以具有任何期望的形状并且由能够传导并散发从IC系统所生成的热量的任何材料制作。
[0034]虽然前述针对本发明的实施例，但是可以设计本发明其他的和进一步的实施例而不脱离其基本范围。不同实施例的范围由所附权利要求确定。
【权利要求】
1.一种集成电路系统，包括: 第一支撑衬底和第二支撑衬底； 逻辑芯片，所述逻辑芯片安置在所述第一支撑衬底和所述第二支撑衬底之间，所述逻辑芯片与所述第一支撑衬底和所述第二支撑衬底之间分开距离；以及 多个存储器叠层，所述多个存储器叠层彼此相邻地安置在所述逻辑芯片的表面，其中向外扩展超出所述逻辑芯片的第一侧边的、所述多个存储器叠层中的第一存储器叠层的至少一部分由所述第一支撑衬底支撑，以及向外扩展超出所述逻辑芯片的第二侧边的、所述多个存储器叠层中的第二存储器叠层的至少一部分由所述第二支撑衬底支撑。
2.如权利要求1所述的系统，其中包括在所述多个存储器叠层中的所述存储器叠层以3X2阵列配置进行排列。
3.如权利要求1所述的系统，其中所述多个存储器叠层中的每个存储器叠层包括垂直堆叠在彼此之上的两个或两个以上的存储器设备。
4.如权利要求1所述的系统，其中所述第一支撑衬底和所述第二支撑衬底均具有向所述系统提供逻辑的或电气的功能的有源电路。
5.如权利要求1所述的系统,其中所述距离在大约Omm至大约IOmm的范围内。
6.如权利要求1所述的系统，其中所述第一支撑衬底和所述第二支撑衬底具有与所述逻辑芯片近似相同的厚度。
7.—种集成电路系统，包括: 逻辑设备；以及 多个存储器叠层，所述多个存储器叠层安置在所述逻辑设备的表面，所述逻辑设备的尺寸大于所述多个存储器叠层在所述逻辑设备上所占据的整体表面积， 其中所述存储器叠层排列为使得一个存储器叠层的至少一部分在所述逻辑设备的第一外围区域上得到支撑以及另一个存储器叠层的至少一部分在所述逻辑设备的与所述第一外围区域相反的第二外围区域上得到支撑。
8.如权利要求7所述的系统，其中包括在所述多个存储器叠层中的所述存储器叠层以3 X 2阵列配置进行排列，并且所述多个存储器叠层中的每个存储器叠层包括垂直堆叠在彼此之上的两个或两个以上的存储器设备。
9.如权利要求8所述的系统，其中所述外围区域支撑存储器设备的表面积的25%-45%。
10.如权利要求8所述的系统，其中所述第一外围区域和第二外围区域均具有向所述系统提供逻辑的或电气的功能的有源电路。
【文档编号】H01L25/065GK103579209SQ201310284772
【公开日】2014年2月12日 申请日期:2013年7月8日 优先权日:2012年7月6日
【发明者】约翰·W·波尔顿 申请人:辉达公司