状态保持电源选通单元的制作方法
【专利摘要】一种状态保持电源选通单元，包括以两行或更多行布置的逻辑单元。所述逻辑单元具有有源层，所述有源层至少包括分别设置在第一和第二行中的第一阱和第二阱。在正常操作模式中，第一阱被以第一偏置电压供电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被以VDD供电。在待机模式中，第一阱优选被掉电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被掉电。
【专利说明】状态保持电源选通单元
【技术领域】
[0001]本发明涉及包括逻辑单元的集成电路，尤其涉及状态保持电源选通单元。
【背景技术】
[0002]在当前的集成电路(IC)中，低功耗是一重要考虑，尤其对于其中电力储存有限的移动装置来说。就此而言，许多的电子装置具有正常操作模式和待机(或睡眠/休眠)模式，在正常操作模式中装置中的IC被供电从而使得它们能够正常操作，例如，以高速(频率)操作，而在待机状态下，IC的一部分(或者，甚至大部分)被掉电。然而，即使在掉电或睡眠状态下，某些电路的操作状态(相关联的信息)也必须被保持。
[0003]保持状态的一个方式是使用逻辑单元，例如，状态保持电源选通(SRPG)单元，来在处于待机或睡眠模式时保持必要的信息。一种SRPG单元具有两个电源。主电源(VDD)用于在操作模式下给逻辑单元供电，而辅助电源(VDDC)用于在待机或睡眠模式下给电路的关闭的部分供电。SRPG单元是本领域中公知的，并且典型的SRPG单元可以是触发器，诸如，例如级联的RS触发器。
[0004]至于单元布局，所述单元可以以单行或多行布置，也就是说，SRPG单元中的电路可以布置到单行或多行中。具有一行布置的SRPG单元常常被称为单行高度SRPG单元，而具有多行布置的SRPG单元被称为多行高度SRPG单元。
[0005]在当前的SRPG单元中，第二电源VDDC消耗大量的路由资源，这导致高路由拥塞以及低的栅极海(Sea of Gates, S0G)利用性。SOG的低的利用性可以导致需要增加的管芯(die)大小。另外，电路中的某些部分，例如，SRPG单元的MOS晶体管在待机模式中被持续地供电，导致相对高的阱泄漏。
[0006]实施例概述
[0007]根据本公开一个实施例，提供了一种用于集成电路的逻辑单元，其中所述逻辑单元以两行或更多行布置，所述逻辑单元包括:有源层，其包括具有第一导电类型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱；多个半导体装置，其形成在所述有源层中和所述有源层上，并且被布置在所述两行或更多行中，其中所述多个半导体装置包括部分地形成在所述第一阱中的至少一个第一半导体装置和部分地形成在所述第二阱中的至少一个第二半导体装置；仅用于所述第一行的第一电源线，其中所述第一半导体装置的一个电流端子耦接到所述第一电源线；以及用于所述第二行的第二电源线，其中所述第二半导体装置的一个电流端子耦接到所述第二电源线；其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电；其中在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压供电；并且其中在所述第一操作模式中，所述第二电源线被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
[0008]根据本公开另一实施例，提供了一种用于集成电路的标准单元，其中所述标准单元以两行或更多行布置，所述标准单元包括:有源层，其包括具有第一导电类型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱；多个半导体装置，其形成在所述有源层中和所述有源层上，并且被布置在所述两行或更多行中，其中所述多个半导体装置包括部分地形成在所述第一阱中的至少一个第一半导体装置和部分地形成在所述第二阱中的至少一个第二半导体装置；仅用于所述第一行的第一电源线，其中所述第一半导体装置的一个电流端子耦接到所述第一电源线；以及用于至少所述第二行的第二电源线，其中所述第二半导体装置的一个电流端子耦接到所述第二电源线；其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电；其中在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压供电；并且其中在所述第一操作模式中，所述第二电源线被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
【专利附图】
【附图说明】
[0009]本申请包括附图，其构成本说明书的一部分，示出了本发明的实施例，并与说明书一起来解释本发明的原理。通过参考附图阅读下面的详细说明，可以更好地理解本发明。在附图中:
[0010]图1A是被供应有两个不同的电源VDD和VDDC的常规SRPG单元的简化的布局平面图；
[0011]图1B是以两个不同布线层形成的、被供应有两个不同的电源VDD和VDDC的常规SRPG单元的简化的布局平面图；
[0012]图1C示意性地示出了沿着图1B的SRPG单元的线A_A’的截面图；
[0013]图1D示意性地示出了供应有两个不同的电源VDD和VDDC的常规的两行高度SRPG单元的简化的布局平面图；
[0014]图2是根据本发明一个实施例的两行高度逻辑单元的简化的布局平面图；
[0015]图3是根据本发明另一实施例的两行高度逻辑单元的简化的布局平面图；
[0016]图4是根据本发明一个实施例的三行高度逻辑单元的简化的布局平面图；
[0017]图5是根据本发明另一实施例的逻辑单元的简化的布局平面图；以及
[0018]图6-8是根据本发明一实施例的形成SRPG单元的方法的流程图。
[0019]应当理解，附图仅仅是示例性的，而不意图限制本发明的范围。在附图中，各部件未严格按比例绘制或根据其实际形状示出。某些部件(例如，层或部分)可以被相对于其它部件放大，以更清晰地解释本发明的原理。还应当理解，这些附图是布局平面图的简化的图示以便不使本发明的要旨模糊。
【具体实施方式】
[0020]下文中，将结合附图描述本发明的实施例。
[0021 ] 如在此所使用的，术语“半导体装置”(可以简化为“装置”)表示任何可以通过部分或完全利用半导体特性工作的装置，诸如MOS晶体管。如在此所使用的，“耦接”及其变型并不意图限于直接耦接或机械耦接。
[0022]本发明提供了一种单位(也称单比特)SRPG单元，其被布局成多行高度(例如，X2高度或XN)。所述多行高度布局允许有效的电源路由，从而使得节约金属路由资源。对于利用SRPG单元的S0C，节约路由资源允许更有效且全面的SOG利用。SPRG单元还可以具有更少的被束缚到VDDC的N阱以及较少的N阱泄漏。
[0023]在本发明的一个实施例中，以两行或更多行布置的逻辑单元包括有源层，有源层具有设置在第一行中的第一阱以及设置在不同的第二行中的第二阱；以及，多个半导体装置，其形成在有源层中和有源层上，并且以所述两行或更多行布置。第一半导体装置部分地形成在第一阱中，并且第二半导体装置部分地形成在第二阱中。仅对于第一行提供了第一电源线。第一半导体装置的一电流端子耦接到第一电源线。对于第二行提供了第二电源线。第二半导体装置的一电流端子耦接到第二电源线。在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电。在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压供电。在所述第一操作模式中，所述第二电源线被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
[0024]根据本公开的另一实施例，提供了一种用于提供以两行或更多行布置的逻辑单元的布局设计方法。所述方法包括设定设置在第一行中的第一阱以及设置在不同的第二行中的第二阱，所述第一和第二阱中的每一个在有源层中具有第一导电类型。所述方法包括:设定多个半导体装置，所述多个半导体装置在所述有源层中以及所述有源层上，并且布置在所述两行或更多行中，其中所述多个半导体装置包括至少一个部分地形成在第一阱中的第一半导体装置以及至少一个部分地形成在第二阱中的第二半导体装置；仅对于第一行设定第一电源线，其中第一半导体装置的一电流端子耦接到所述第一电源线；以及，至少为第二行设定第二电源线，其中所述第二半导体装置的一电流端子耦接到用于所述第二行的第二电源线。在第一操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电。在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压(VDDC)供电。在所述第一操作模式中，所述第二电源线被以与所述第一电源电压(VDDC)不同的第二电源电压(VDD)供电，并且在所述第二操作模式中，所述第二电源线被掉电。
[0025]从下面的结合附图的详细说明，本发明的其它优点、目的以及方面将变得明显。
[0026]现在参考图1A，示出了常规的集成电路的SRPG单元100A的简化布局平面图。SRPG单元100A被供应以两个不同的电源VDD以及VDDC，以用于两种不同模式下的操作，S卩，正常操作模式以及待机模式。
[0027]SRPG单元100A被以单行布置，并包括一行或有源层101。有源层101是第一导电类型(例如，P型)的有源层，其由P-型硅衬底(在图1中表示为P-Sub)形成，或者在基板上(例如，绝缘体上半导体(SOI)基板)。如图所示，在P型有源层101中限定有第二导电类型(例如，N型)的阱103。在有源层101中，形成多个半导体装置105a至105d。装置105a_105d可以是金属-氧化物-半导体(MOS)晶体管。装置105a和105b至少部分地形成在N型阱103中，而装置105c和105d部分地形成在P型基板(P-Sub)中。
[0028]对于该行，提供了第一电源线109，并且第一电源线109携载第一电源电压(VDDC)0对于该行提供了第二电源线107，以用于携载不同于VDDC的第二电源电压VDD，其中VDD可以大于VDDC。典型的VDD为约1.8V而VDDC为约1.2v。另外，对于每一行提供电源线111，其携载又一不同电压，诸如VSS (例如，GND)，其对应于第四电源电压。
[0029]装置105a和105b可以是P型MOS晶体管，而装置105c和105d可以是N型MOS晶体管。如本领域中已知的，MOS晶体管具有四个端子，即，控制端子(栅极)、两个电流端子(源极和漏极)、以及背偏端子(其可以是阱或基板，并且通常连接到偏置电压)。装置105a的源极端子耦接到VDD线107，并且装置105a的漏极端子耦接到装置105d的漏极端子。装置105d的源极端子耦接到VSS线111。装置105a和105d构成反相器。在待机模式中，装置105a被掉电从而使得其不操作，并因此装置105d也不进行操作。例如，通过将VDD线109掉电，例如，降低VDD线109的电压或者典型地，停止供应VDD电力，来实现装置105b掉电。
[0030]装置105b的源极端子耦接到VDDC线109，并且装置105b的漏极端子耦接到另一节点。例如，示出了装置105c以表示从VDDC线109通过装置105b、其它装置(未示出)以及装置105c到VSS线111的电流路径中的连接到VSS线111的最后的装置。
[0031]在正常操作模式中，半导体装置105a_105d被供电使得它们正常操作。例如，装置105b的电流端子中的一个耦接到VDDC线109并被供电以VDDC，而装置105a的电流端子中的一个耦接到VDD线107并被供电以VDD。在单元100A从正常操作模式转换到待机模式时，仅装置105b被持续地供电以VDDC，而装置105a的电源端子(也就是说，VDD)被掉电。
[0032]图1A示出了用于制造装置的单阱工艺，其中仅形成具有相同导电类型的阱，也即，所有所形成的阱具有相同的导电类型，例如，N型阱(N阱)。在所述单阱工艺中没有形成P型阱，并因此，单元中的每一 P型装置形成在有源层101中的N阱中。
[0033]在这样的情况下，即使在待机模式中，N阱103也可能需要被供电以偏置电压(Vbiasl)，从而使得装置105b可以保持操作。在某些情况下，装置105b的栅极可以被选择性地供应以控制电压，从而使得就在待机模式之前的状态可以被保持。由于N阱的不必要面积，例如，与实际掉电的装置105a对应的面积被供电以偏置电压，因此这可能导致不必要的泄漏电流，导致相对大的泄漏。
[0034]SRPG单元100A可以还包括控制部分1100，用于控制第一和第二偏置电压以及第一和第二电源电压到单元100A的供应，并将单元设置在所述第一和第二操作模式下。控制部分1100的结构和操作可以是本领域中公知的。
[0035]图1B示意性地示出了另一常规的逻辑单元100B的简化布局平面图，其被供应以两个不同电源电压VDD和VDDC。逻辑单元100B的布局类似于逻辑单元100A的布局，除了VDD线107和VDDC线109由两个不同布线层形成。具体地，VDD线107以metal I (金属I)形成，而VDDC线109以metal3 (金属3)形成。
[0036]metal I是在装置(或，有源层)上方且紧邻装置的第一金属布线层。MOS晶体管的栅极结构可以形成在有源层之上，其包括在有源层的有源表面之上的栅极绝缘层，在所述栅极绝缘层之上的栅极，以及用于所述栅极的间隔物(spacer)。通常，metall可以用于源极/漏极布线。metall也可以用作VSS线111。
[0037]在该示例中，metal3用于VDDC线109 ;metal3可以是从装置的有源表面起的第三金属布线层。为了将装置105b、105e的电源端子耦接到VDDC线109，可能需要使用metall层的一部分以及在metall和metal3之间的中间布线层的一部分，这因为难以形成可靠的直接从metal3到装置的漏极/源极的接触孔。
[0038]如图1B中所示，装置105b和105e的结构彼此类似，并将参考图1C更详细地说明。
[0039]图1C示意性地示出了逻辑装置100C的截面图，其是沿着图1B中示出的逻辑单元100B的A-A’线的截面图。如从图1C可见的，在有源层(P-Sub层)中形成N阱103，可以通过将N型杂质注入到P型基板中以使得期望的区域的导电类型反转来形成。形成栅极结构，其包括在所述N阱的表面之上的栅极绝缘层129，在栅极绝缘层129之上的栅极(例如，多晶栅极)131，以及在栅极131和栅极绝缘层129侧面处的间隔物。然后，通过例如注入，在N阱103中形成装置105e的源极125和漏极127。可选地，可以形成浅掺杂的漏极(LDD)区域126，以降低穿通效应的可能性。然后，在基板101之上形成第一电介质层135，在其中形成接触件(也称作通孔(via) 137和139，其穿透所述第一电介质层135并延伸到装置105e的漏极/源极。
[0040]然后，在基板之上形成图案化的第一布线层(metall)，其包括布线119 (图1B)、VDD线107 (图1B)、VSS线111 (图1B)以及用于将装置105e的源极耦接到VDDC线109的分离的部件115。之后，形成第一层间电介质层141以覆盖metall层和第一电介质层135,然后在第一层间电介质层141中形成通孔143，其延伸到metall层的所述分离的部件115。然后，在第一层间电介质层141之上形成图案化的第二布线层(B卩，metal2)，其包括作为互连的布线117。之后，形成第二层间电介质层145以覆盖metal2层。在第二层间电介质层145中形成通孔147,其延伸到metal2层的布线117。然后,形成图案化的布线层(metal3),其包括所述VDDC线109。
[0041]如图1B中所示，某些装置(105b和105e)在待机模式中可以被供电，而某些装置(105d)在待机模式中掉电(或不供电)。由于在待机模式中仅一些装置(105b、105e)被供电，其数量小于所有P型装置的50%，在某些情况下通常小于所有装置的20%并且甚至小于10%)，因此两个互连117和121在之间区域(如椭圆1101所示)基本上被这两个互连117和121阻断而不用于其它metal2布线的路由；这被称作路由阻断，并因此，降低了 metal2层的路由效率。
[0042]图1D示意性地示出了一种常规两行高度的逻辑单元100D的简化布局平面图，其被供应以两个不同电源电压VDD和VDDC。逻辑单元100D包括两个行1la和101b，其中行1laUOlb中的每一行的布置类似于图1A中示出的行101。如所示的，对于每一行101a、1lb有一 N阱，并且P型装置形成在N阱中。因此，尽管单元100D具有两行高度，但是由于行101a、1lb的布局类似于图1B和IC中所示的布局，因此单元100D具有与单元100B/100C相同的不足。
[0043]图2示意性地示出了根据本发明一个实施例的两行高度逻辑单元200的简化布局平面图。逻辑单元200可以以两行或更多行布置，并且在图2中，其被示出为以两个行101和201布置。本领域技术人员应当理解，逻辑单元200可以被适当地包括在集成电路中。例如，在某些应用中，逻辑单元200可应用作为用于IC库的新颖的标准单元。
[0044]如所示的，逻辑单元200包括:有源层，其包括具有第一导电类型(例如，N型)的阱，示出了其中的两个阱，第一阱103设置在第一行101中而第二阱203设置在第二行201中。第一阱103和第二阱203具有相同的导电类型，在该示例中为N型。应当注意，行101、201的分界是示意性的和说明性的，并且在任何方面都不是对本发明范围的限制。
[0045]逻辑单元200还包括多个半导体装置105、205，所述半导体装置形成在有源层中和有源层上(也即，至少部分地形成在有源层中)，并且所述多个半导体装置布置在两个行101、201中。应当注意，P型装置可以形成在N阱中，而N型装置可以形成在P基板中。在图2中，所述多个半导体装置包括部分地形成在第一阱103中的第一半导体装置105b和部分地形成在第二阱203中的第二半导体装置105a。在某些优选实施例中，要在待机模式中供电的所有P型装置形成在第一阱(一个或多个)中。在某些其它优选实施例中，所有要在待机模式中掉电的P型装置形成在第二阱(一个或多个)中。
[0046]逻辑单元200还包括仅用于第一行101的第一电源线109，其能够携载第一 VDDC。也即，没有为不包含任何在待机模式中要供电的装置的第二行(一个或多个)提供这样的第一电源线。第一半导体装置105b的源极端子耦接到第一电源线109 (VDDC线109)。
[0047]至少对于第二行201逻辑单元200还包括第二电源线207，其能够携载第二电源电压VDD。如所示的，为第二行203提供VDD线207。然而，在第一行101中的装置的操作需要该VDD电压的情况下，也为第一行101提供VDD线107。第二半导体装置105a的源极端子耦接到用于第二行203的第二电源线207。
[0048]在正常操作模式(即，第一操作模式)和待机模式(即，第二操作模式)两者中，第一装置105b的源极端子被供电以VDDC电压。第二装置105a的源极端子在正常操作模式中被供电以VDD电压，而在待机模式中被掉电。如上所述，可以通过将VDD线107和VDDC线109掉电来执行装置105的掉电。
[0049]在待机模式和正常操作模式两者中，第一讲103被供电以第一偏置电压(Vbiasl,未不出)。第二讲203被供电以第二偏置电压(Vbias2,未不出),其优选不同于第一偏置电压。在某些优选的示例中，在待机模式中第二阱203被掉电以降低功耗。在某些其它优选不例中，在待机模式中，所述第一讲(一个或多个)103以外的讲,包括所述第二讲203 (—个或多个)，被掉电以进一步降低功耗。在SRPG单元的情况下，第一半导体装置105b能够在待机模式中保持其相关联的信息。并且，由于第二阱203的掉电，因此在待机模式中被供电的阱的面积显著降低，并因此阱泄漏降低。
[0050]图2还示出了分别耦接到第一和第二阱103、203的通孔205和209，其代表用于向第一讲103供应第一偏置电压的第一偏置供应兀件以及用于向第二讲203供应第二偏置电压的第二偏置供应元件。应当注意，这并不意图将偏置供应元件限制到通孔205和209，相反，第一和第二偏置供应元件可以是任何合适的连接装置，只要其能够向阱103、203供应偏置电压即可。例如，在需要向阱供应与装置的源极电压不同的电压的情况下，除耦接到阱的通孔以外，第一和第二偏置供应元件还可以包括布线。在某些其它示例中，(一个或多个)偏置电压可以从基板的背面电极供应。还注意，对于P型MOS装置，供应到其阱的偏置电压优选等于或高于供应到其源极的电压。
[0051]如图2中所示，为每一行101以及201提供第三电源线111，以用于携载第三电压(VSS)0在某些优选实现方式中，第三电源线(VSS线111)由所述行中的两个相邻的行(例如，行101和201 (见图3))共享，从而可以进一步降低占用的面积，并因此可以进一步降低整个逻辑单元的面积。尽管在图2中VDD线107/207和VSS线111被示出为设置在相应的行之中，但是如本领域技术人员应当理解的，VDD线107/207和VSS线111被形成为接近相应行的顶部或底部。
[0052]行的分界是出于说明性的目的，以便于理解本发明，而不是用于限制性目的。另夕卜，尽管第二 N阱203和VDD线207被示出为接近第二行201的底部，但是应当理解，对于其位置没有特定的限制，只要它们符合设计规则即可。例如，在一个实施例中，第二行201被上下颠倒从而N阱203和VDD线207与第一行101的底部相邻。
[0053]图3示意性地示出了根据图2所示的实施例200的一个变型的两行高度逻辑单元300的简化布局平面图，其中第三电源线(VSS线111)由第一和第二行101、201共享，从而进一步减少了所占据的面积并因此进一步减少了逻辑单元的面积。
[0054]图4示意性地示出了根据本发明一个实施例的用于集成电路的三行高度逻辑单元400的简化布局平面图。逻辑单元400包括三个行101、201、401。第三行401的配置类似于第二行201。与逻辑单元200和300的配置相比，逻辑单元400还包括第三行401、具有P型导电性并设置在第三行401中的第三阱403、用于第三行401的另外的第二电源线407CVDD线)、以及至少一个第三半导体装置405a，所述至少一个第三半导体装置405a布置在第三行401中，部分地形成在第三阱403中，并具有与所述另外的第二电源线407 (VDD)连接的电流端子。第三阱403可以在正常操作模式中被供电以第三偏置电压(Vbias3，未示出)，而在待机模式中掉电。第三偏置电压可以是所述第二偏置电压，或者，可以不同于所述第二偏置电压。第三半导体装置405a的电流端子能够在正常操作模式中被供电以第三电源电压，而在待机模式中掉电。第三电源电压可以是VDD或者不同于VDD和VDDC的电压。此外，应当注意，如果第三电源电压是VDD的话，则电压电源线407和207可以合并成单个线，在这样的情况下，第三电源线407可以相当于被供应以第二电源电压VDD的另外的第二电源线。
[0055]第三偏置供应结构409 (在该情况下，通孔)向第三阱403供应第三偏置电压Vbias3。通孔409可以与通孔205和209类似。
[0056]图5示意性地示出了根据本发明另一实施例集成电路的逻辑单元500的简化的布局平面图。逻辑单元500的配置与图2和3中所示的逻辑单元200类似，不同之处在于VDD线107和VDDC线109由不同布线层形成，例如，由metall和metal3形成，如图1B和IC中所示。
[0057]如从图5可以看到的，由于为要被掉电的P型装置增加了第二阱203，并且装置105a被从图1C中所示的阱103移动到图5的第二行201的阱203，因此利用横向的互连501进行装置105e的源极到VDDC线109 (metal3)的连接，并因此，避免了图1C中所示的metal2路由阻断。
[0058]本发明还提供了一种用于提供包括以两行或更多行布置的逻辑单元的集成电路布局设计方法600，如图6-8中所示。方法600包括以下步骤:在有源层中设置(S601)具有第一导电类型的阱，所述阱包括设置在第一行101中的第一阱103和设置在不同的第二行201中的第二阱203 ;在所述有源层中和所述有源层上形成(S603)多个半导体装置，其被布置在所述两行或更多行101、201中，其中所述多个半导体装置包括部分地形成在所述第一阱103中的至少一个第一半导体装置105b和部分地形成在第二阱203中的至少一个第二半导体装置105a ;仅针对第一行设置(S605)第一电源线(VDDC线109)，第一半导体装置的一电流端子耦接到所述第一电源线；以及为至少第二行设置(S607)第二电源线(VDD线207)，第二半导体装置105a的一电流端子耦接到用于所述第二行的所述第二电源线。所述第一阱在第一操作模式中以及在不同的第二操作模式中被供电以第一偏置电压(Vbiasl，未示出)，所述第二阱在所述第一操作模式中被供电以不同的第二偏置电压(Vbias2，未示出)。在所述第一操作模式和第二操作模式两者中，所述第一电源线107被以第一电源电压(VDDC)供电。在所述第一操作模式中，所述第二电源线109被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
[0059]在一个实施例中，所述第一操作模式是正常操作模式，而所述第二操作模式是待机模式。在一个实施例中，所述第一半导体装置在所述第二操作模式中能够保持其相关联的信息。
[0060]在一个实施例中，所述有源层仅包括具有第一导电类型(例如，N型)的阱，而所述多个半导体装置中的具有第二导电类型(P型)的半导体装置每一个都形成在有源层中的具有所述第一导电类型的阱中。
[0061]在一个实施例中，所述第一和第二电源线以不同的层形成，分别以metall和metal3 形成。
[0062]在一实施例中，如图7中所不,所述方法可以还包括:设置(S611)第一偏置供应兀件以用于供应第一偏置电压到第一阱；以及设置(S613)第二偏置供应元件，以用于供应不同的第二偏置电压到第二阱。
[0063]在一实施例中，所述两行或更多行包括第三行，所述具有第一导电类型的阱还包括设置在所述第三行中的第三阱，所述多个半导体装置还包括至少一个第三半导体装置，其被布置在所述第三行中，部分地形成在所述第三阱中，并具有连接到用于所述第三行的另外的第二电源线的电流端子。在该实施例中，如图8中所示，所述方法可以还包括步骤S615，设置用于所述第三行的第三电源线407。
[0064]另外，在所述第一操作模式中，所述第三阱被以第三偏置电压供电，并且在所述第二操作模式中，所述第三阱被掉电；并且在所述第一操作模式中，所述第三电源线被以第三电源电压供电，并在所述第二操作模式中被掉电。
[0065]在一个实施例中，所述方法可以还包括步骤S609，为每一行设置第四电源线(例如，电源线111)，其可以携载第四电压(VSS)，如图6中所示。
[0066]在一个实施例中，所述方法可以还包括:设置控制部，其用于控制所述第一和第二偏置电压以及所述第一和第二电源电压到所述逻辑单元的供应，以将所述逻辑单元设置成第一操作状态或第二操作状态。
[0067]在一实施例中，所有的具有与第一导电类型不同的第二导电类型的在待机模式中被掉电的半导体装置形成在第二阱中，并且所有的具有第二导电类型在待机模式中被供电的半导体装置形成在第一阱中。在一个实施例中，除所述第一阱以外的阱在所述第二操作模式中被掉电。
[0068]根据本发明一个实施例，可以减小金属层中的辅助电源VDDC的路由密度，并因此可以减小管芯大小。根据另一实施例，在逻辑单元中提供了分离的N阱，并将其电隔离，例如，供电以不同的偏置电压，并因此，可以降低待机模式下的阱泄漏。根据一另外实施例，阱泄露以及被供电以VDDC装置(VDDC域的装置)被分组，例如，其形成在第一阱103中，从而可以减少路由阻断，可以增强路由灵活性和路由区域，和/或可以降低管芯大小。
[0069]上面已经参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅仅是示例性的，而不是对本申请的权利要求的限制。本发明的实施例可以自由地组合而不超出本发明的范围。此外，基于本发明的教导，本领域普通技术人员可以对本发明的实施例和细节进行各种修改，而不偏离本发明的范围，因此，意图将所有这些修改包含在所附权利要求所限定的精神和范围内。
【权利要求】
1.一种用于集成电路的逻辑单元，其中所述逻辑单元以两行或更多行布置，所述逻辑单元包括: 有源层，其包括具有第一导电类型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱； 多个半导体装置，其形成在所述有源层中和所述有源层上，并且被布置在所述两行或更多行中，其中所述多个半导体装置包括部分地形成在所述第一阱中的至少一个第一半导体装置和部分地形成在所述第二阱中的至少一个第二半导体装置； 仅用于所述第一行的第一电源线，其中所述第一半导体装置的一个电流端子耦接到所述第一电源线；以及 用于所述第二行的第二电源线，其中所述第二半导体装置的一个电流端子耦接到所述第二电源线； 其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电； 其中在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压供电；并且 其中在所述第一操作模式中，所述第二电源线被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
2.如权利要求1所述的集成电路，其中所述第一操作模式是正常操作模式，而所述第二操作模式是待机模式，并且其中在所述第二操作模式中，所述第一半导体装置保持其相关联的信息。
3.如权利要求1所述的集成电路， 其中所述有源层仅包括具有所述第一导电类型的阱，其中所述第一导电类型是N型，并且 其中所述多个半导体装置中的具有第二导电类型P型的半导体装置形成在所述有源层中的具有所述第一导电类型的阱中。
4.如权利要求3所述的集成电路，其中所有的具有与所述第一导电类型不同的第二导电类型并且在所述第二操作模式中掉电的所述半导体装置形成在所述第二阱中，并且所有的具有第二导电类型并且在所述第二操作模式中被供电的所述半导体装置形成在所述第一讲中。
5.如权利要求1所述的集成电路，其中所述第一电源线和第二电源线以不同的层形成。
6.如权利要求5所述的集成电路， 其中对于所述第一行，所述逻辑单元还包括一个互连，电介质层插入在所述互连与所述第二电源线的层以及所述第一电源线的层之间，并且 其中所述第一电源线通过所述第二电源线的层的一部分、所述互连、以及所述第一电源线的层的一部分、以及所述电介质层中的通孔连接到所述第一半导体装置的所述电流端子。
7.如权利要求1所述的集成电路，还包括: 第一偏置供应元件，用于供应所述第一偏置电压到所述第一阱；以及 第二偏置供应元件，用于供应所述第二偏置电压到所述第二阱。
8.如权利要求1所述的集成电路，其中所述逻辑单元还包括: 第二行; 具有所述第一导电类型并设置在所述第三行中的第三阱； 用于所述第三行的第三电源线；以及 形成在所述第三行中的第三半导体装置，其部分地形成在所述第三阱中，并且具有与所述第三电源线连接的电流端子， 其中，在所述第一操作模式中，所述第三阱被以第三偏置电压供电，在所述第二操作模式中，所述第三阱被掉电，并且在所述第一操作模式中，所述第三电源线被以第三电源电压供电，并在所述第二操作模式中被掉电。
9.如权利要求1所述的集成电路，还包括用于每一个行的第三电源线，其用于承载第四电压。
10.如权利要求9所述的集成电路，其中所述第三电源线被所述行中的两个相邻行共享。
11.如权利要求1所述的集成电路，其中在所述第二操作模式中，除所述第一阱以外的阱被掉电。
12.一种用于集成电路的标准单元，其中所述标准单元以两行或更多行布置，所述标准单元包括: 有源层，其包括具有第一导电类型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱； 多个半导体装置，其形成在所述有源层中和所述有源层上，并且被布置在所述两行或更多行中，其中所述多个半导体装置包括部分地形成在所述第一阱中的至少一个第一半导体装置和部分地形成在所述第二阱中的至少一个第二半导体装置； 仅用于所述第一行的第一电源线，其中所述第一半导体装置的一个电流端子耦接到所述第一电源线；以及 用于至少所述第二行的第二电源线，其中所述第二半导体装置的一个电流端子耦接到所述第二电源线； 其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置电压供电，而在所述第一操作模式中，所述第二阱被以不同的第二偏置电压供电； 其中在所述第一操作模式和第二操作模式两者中，所述第一电源线被以第一电源电压供电；并且 其中在所述第一操作模式中，所述第二电源线被以与所述第一电源电压不同的第二电源电压供电，并且在所述第二操作模式中，所述第二电源线被掉电。
【文档编号】H01L27/04GK104517963SQ201310450260
【公开日】2015年4月15日 申请日期:2013年9月27日 优先权日:2013年9月27日
【发明者】檀苗林, 程志宏, 付娟, 王沛东, 王亚丽 申请人:飞思卡尔半导体公司