具有自对准气隙的半导体器件及其制造方法
【专利摘要】一种制造半导体器件的方法包括以下步骤：在衬底之上形成多个半导体结构；在半导体结构之上形成层间电介质层；刻蚀层间电介质层，并且在半导体结构之间限定开口部分以暴露衬底的表面；在开口部分的侧壁上形成牺牲间隔件；在开口部分中形成导电层图案；以及使导电层图案和牺牲间隔件相互反应，并且在开口部分的侧壁上限定气隙。
【专利说明】具有自对准气隙的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年12月28日提交的韩国专利申请第10-2012-00157376号的优先权,其全部内容通过引用并入本文。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体器件，更具体地，涉及一种具有自对准气隙的半导体器件以及一种用于制造所述半导体器件的方法。
【背景技术】
[0004]通常，半导体器件包括第一导电结构和第二导电结构，其中每个第二导电结构例如形成在两个第一导电结构之间，并且在第一导电结构和第二导电结构之间插入有电介质层。例如，第一导电结构可以包括栅、位线、金属线等，第二导电结构可以包括接触插塞、储存节点接触插塞、位线接触插塞、通孔等。
[0005]随着半导体器件高度集成，第一导电结构与第二导电结构之间的距离逐渐地减小。正因如此，第一导电结构与第二导电结构之间的寄生电容增加。随着寄生电容增加，半导体器件的操作速度降低，并且其刷新特性恶化。
[0006]为了减小寄生电容，已提出一种用于降低电介质层的介电常数的方法。半导体器件中通常使用的电介质层包括氧化硅或氮化硅。氧化硅的介电常数可以约为4，氮化硅的介电常数可以约为7。
[0007]因为氧化硅和氮化硅仍然具有高介电常数，所以在减小寄生电容上可能存在限制。虽然已开发出具有相对较低介电常数的物质，但是事实上这些物质的介电常数并不是很低。
【发明内容】
[0008]各种实施例针对一种可以减小相邻导电结构之间的寄生电容的半导体器件以及一种用于制造所述半导体器件的方法。
[0009]在本发明的一个示例性实施例中，一种制造半导体器件的方法可以包括以下步骤:在衬底之上形成多个半导体结构；在半导体结构之上形成层间电介质层；刻蚀层间电介质层，由此在半导体结构之间限定开口部分；在开口部分的侧壁上形成牺牲间隔件；在开口部分中形成导电层图案；以及使导电层图案和牺牲间隔件相互反应，由此在开口部分的侧壁上限定气隙。牺牲间隔件可以包括第一可硅化物质，导电层图案可以包括第二可硅化物质。牺牲间隔件可以包括多晶硅层，导电层图案可以包括可硅化金属层。限定气隙可以包括执行退火以及使导电层图案和牺牲间隔件硅化。
[0010]在本发明的另一个示例性实施例中，一种制造半导体器件的方法可以包括以下步骤:在衬底之上形成半导体结构；在半导体结构之间限定开口部分；在开口部分的侧壁上形成凹陷的牺牲间隔件，其中凹陷的牺牲间隔件包括第一可硅化物质；在开口部分中形成凹陷的插塞，其中凹陷的插塞包括第二可硅化物质；形成防硅化层以覆盖凹陷的插塞和凹陷的牺牲间隔件；在防硅化层之上形成第二插塞；以及使第一可硅化物质和第二可硅化物质相互反应，由此在开口部分的侧壁上限定气隙。第一可硅化物质可以包括多晶硅层。第二可硅化物质可以包括可硅化金属层。限定气隙可以包括执行退火以及使第一可硅化物质和第二可硅化物质硅化。防硅化层可以包括金属氮化物。
[0011]在本发明的另一个实施例中，一种制造半导体器件的方法可以包括以下步骤:在衬底中形成掩埋栅电极；在掩埋栅电极之间的衬底之上形成金属衬垫；在包括金属衬垫的整个表面之上形成层间电介质层；在层间电介质层之上形成位线结构；在位线结构的侧壁上形成间隔件；在位线结构之间限定储存节点接触孔，以暴露金属衬垫；在储存节点接触孔的侧壁上形成牺牲间隔件，其中牺牲间隔件包括硅；在储存节点接触孔中形成储存节点接触插塞，其中储存节点接触插塞包括可硅化金属；以及将硅和可硅化金属硅化，由此在储存节点接触孔的侧壁上限定气隙。可以经由退火来执行硅和可硅化金属的硅化。每个牺牲间隔件可以包括多晶硅层。可硅化金属可以包括钛、钨或钼。
[0012]在本发明的另一个实施例中，一种制造半导体器件的方法可以包括以下步骤:在衬底中形成掩埋栅电极；在掩埋栅电极之间的衬底之上形成金属衬垫；在包括金属衬垫的整个表面之上形成层间电介质层；在层间电介质层之上形成位线结构；在位线结构的侧壁上形成间隔件；以暴露金属衬垫的方式在位线结构之间限定储存节点接触孔；在储存节点接触孔的侧壁上形成牺牲间隔件，其中牺牲间隔件包括硅；在储存节点接触孔中形成凹陷的储存节点接触插塞，其中凹陷的储存节点接触插塞包括可硅化金属；在凹陷的储存节点接触插塞之上形成防硅化层；在防硅化层之上形成第二储存节点接触插塞；以及将硅和可硅化金属硅化，由此在储存节点接触孔的侧壁上限定气隙。
[0013]在本发明的另一个实施例中，一种半导体器件可以包括:多个导电结构；金属插塞，形成在导电结构之间；金属硅化物层，形成在金属插塞的侧壁上；以及气隙，被限定在导电结构和金属娃化物层的侧壁之间。金属娃化物可以含有金属插塞的金属。金属插塞可以包括钨，金属硅化物可以包括硅化钨。金属插塞可以包括储存节点接触插塞，导电结构可以包括位线结构。金属娃化物层可以含有金属插塞的金属。金属插塞包括鹤，金属娃化物层可以包括硅化钨。金属插塞包括储存节点接触插塞，导电结构可以包括位线结构。
[0014]在本发明的另一个实施例中，一种半导体器件可以包括:多个导电结构；凹陷的金属插塞，形成在导电结构之间；金属娃化物层，形成在凹陷的金属插塞的侧壁上；气隙，被限定在导电结构和金属硅化物层的侧壁之间；覆盖层，覆盖气隙；以及第二金属插塞，形成在覆盖层之上。金属硅化物层可以含有第一金属插塞的金属。覆盖层可以具有将凹陷的金属插塞和金属硅化物层覆盖的形状。覆盖层可以包括氮化钛。覆盖层可以具有在覆盖气隙的同时形成在第二金属插塞的侧壁上的间隔件结构。每个覆盖层可以包括电介质物质。凹陷的金属插塞和第二金属插塞包括鹤，金属娃化物层包括娃化鹤。凹陷的金属插塞和第二金属插塞包括储存节点接触插塞，导电结构包括位线结构。
【专利附图】
【附图说明】
[0015]图1是示出根据本发明的第一实施例的半导体器件的剖面图。
[0016]图2A至图2G是示出用于形成根据本发明的第一实施例的半导体器件的示例性方法的剖面图。
[0017]图3A和图3B是说明本发明的第一实施例的一个比较实例的剖面图。
[0018]图4是示出根据本发明的第二实施例的半导体器件的剖面图。
[0019]图5A至图是示出用于形成根据本发明的第二实施例的半导体器件的示例性方法的剖面图。
[0020]图6是示出用于形成根据第二实施例的变型的半导体器件的示例性方法的剖面图。
[0021]图7A至图7D是示出用于形成根据本发明的第三实施例的半导体器件的示例性方法的剖面图。
[0022]图8是示出用于形成根据本发明的第三实施例的变型的半导体器件的示例性方法的剖面图。
[0023]图9A至图9G是示出将根据本发明的第一实施例的气隙和插塞应用于制造存储器件的方法的实例的剖面图。
[0024]图10是示出将根据本发明的第二实施例的气隙和插塞应用于存储器件的实例的剖面图。
[0025]图11是示出存储卡的示意图。
[0026]图12是示出电子系统的框图。
【具体实施方式】
[0027]下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。
[0028]附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
[0029]图1是示出根据本发明的第一实施例的半导体器件的剖面图。
[0030]参见图1，在衬底101上形成有多个导电结构。导电结构可以包括第一导电结构104和第二导电结构109。在相应第一导电结构104与相应第二导电结构109之间限定有气隙108。
[0031]每个第一导电结构104可以包括第一导电层102。每个第一导电结构104可以是包括第一导电层102和硬掩模层103的层叠结构。第一导电层102可以包括含娃层或含金属层。第一导电层102可以包括层叠的含娃层和含金属层。第一导电层102可以包括多晶硅、金属、金属氮化物、金属硅化物等。第一导电层102可以包括层叠的多晶硅层和金属层。金属层可以包括钨。硬掩模层103可以包括电介质物质。硬掩模层103可以包括氧化物或氮化物。第一导电结构104和第二导电结构109中的任何一个导电结构可以是沿任何一个方向延伸的线型。第一导电结构104和第二导电结构109中的另一个导电结构可以具有插塞形状。例如，第一导电结构104可以是线型结构，第二导电结构109可以是插塞形结构。第一导电结构104可以以规则间隔设置在衬底101上。
[0032]每个第二导电结构109可以包括第二导电层106和第三导电层107。第二导电层106和第三导电层107可以包括含金属层。第三导电层107可以形成在第二导电层106的侧壁上。第二导电层106可以包括钛、鹤或钼。第三导电层107包括第二导电层106所包含的金属的硅化物。第三导电层107可以包括金属硅化物。第三导电层107可以包括第二导电层106的娃化物。金属娃化物可以包括娃化钛、娃化鹤或娃化钼。以此方式，当第三导电层107的金属硅化物形成为第二导电层106的硅化物时，可以以自对准方式限定气隙108。
[0033]在每个第一导电结构104的两个侧壁上可以额外地形成有间隔件105。间隔件105可以包括电介质物质。间隔件105可以包括氧化硅或氮化硅。间隔件105可以与气隙108合作以在第一导电结构104与第二导电结构109之间执行电介质功能。[0034]第一导电结构104和第二导电结构109中的任何一个可以包括栅或位线。第一导电结构104和第二导电结构109中的另一个可以包括接触插塞。接触插塞可以包括储存节点接触插塞、着落插塞(landing plug)等。在图1中，第一导电结构104的第一导电层102可以包括位线，第二导电结构109可以包括储存节点接触插塞。因此，在位线与储存节点接触插塞之间可以限定气隙108。在另一个实施例中，第一导电结构104的第一导电层102可以包括栅电极，第二导电结构109可以包括连接至源极/漏极区域的接触插塞。因为第二导电层106包括含金属层，所以储存节点接触插塞或接触插塞可以是金属插塞。
[0035]如图1所示，气隙108限定在第一导电结构104与第二导电结构109之间。具有介电常数I的气隙108减小了第一导电结构104与第二导电结构109之间的寄生电容。
[0036]图2A至图2G是示出用于形成根据本发明的第一实施例的半导体器件的示例性方法的剖面图。
[0037]参见图2A，在衬底21上形成多个半导体结构，例如，第一导电结构24。衬底21可以包括半导体衬底。衬底21可以包括硅衬底或锗硅衬底。另外，衬底21可以包括SOI衬
。
[0038]形成在衬底21上的第一导电结构24可以是以规则间隔(例如，给定的间隔)设置的线型。为了形成第一导电结构24，在第一导电层上形成硬掩模图案23。通过利用硬掩模图案23作为刻蚀掩模来刻蚀第一导电层，形成第一导电层图案22。形成层叠了第一导电层图案22和硬掩模图案23的第一导电结构24。第一导电层图案22可以包括含硅层或含金属层。例如，第一导电层图案22可以包括多晶硅层或金属层。另外，可以通过例如层叠多晶硅层和金属层来形成第一导电层图案22，以及可以在多晶硅层与金属层之间额外地形成阻挡层。第一导电层图案22可以包括多晶硅层、含钛层和钨层的层叠结构。作为阻挡层的含钛层可以包括层叠的钛层和氮化钛层。
[0039]参见图2B，在每个第一导电结构24的两个侧壁上形成间隔件25。为了形成间隔件25，在包括第一导电结构24的整个表面上形成电介质层(未示出)之后，可以回刻蚀所述电介质层。间隔件25可以包括氮化物或氧化物。间隔件25可以包括氮化硅或氧化硅。
[0040]通过以这样的方式形成间隔件25，可以以暴露衬底21的方式在第一导电结构24之间限定开口部分26。在另一个实施例中，在形成间隔件25之后，可以形成层间电介质层(未示出)。通过刻蚀所述层间电介质层，可以在第一导电结构24之间限定开口部分26。可以在限定开口部分26之后形成间隔件25。开口部分26可以被限定为暴露间隔件25的侧壁。开口部分26可以是线型或可以具有接触孔形状。例如，在第一导电结构24包括位线结构的情况下，开口部分26可以包括储存节点接触孔。间隔件25可以防止在后续硅化期间第一导电结构24的第一导电层图案22与牺牲间隔件(见图2D的附图标记27)反应。
[0041]参见图2C，在包括开口部分26和间隔件25的第一导电结构24的整个表面上形成牺牲间隔件物质层27A。牺牲间隔件物质层27A可以包括可硅化物质。也就是说，牺牲间隔件物质层27A可以包括第一可硅化物质。牺牲间隔件物质层27A可以包括含硅层。牺牲间隔件物质层27A可以包括多晶硅层。考虑随后要限定的气隙的宽度，可以将牺牲间隔件物质层27A的厚度设定为用于体积收缩的厚度。
[0042]参见图2D，形成牺牲间隔件27。为了形成牺牲间隔件27，可以经由回刻蚀工艺刻蚀牺牲间隔件物质层27A。
[0043]牺牲间隔件27覆盖间隔件25的侧壁。因此，可以在第一导电结构24的两个侧壁上形成间隔件25和牺牲间隔件27的双间隔件结构。间隔件25包括电介质物质，牺牲间隔件27包括可硅化物质。
[0044]参见图2E，形成第二导电层28A以填充形成有牺牲间隔件27的开口部分26。第二导电层28A是要作为金属插塞的物质且可以包括可硅化物质。第二导电层28A可以包括第二可硅化物质。第二导电层28A可以包括经由与每个牺牲间隔件27的硅化而形成金属娃化物的物质。第二导电层28A可以包括可娃化金属。第二导电层28A可以包括鹤层。此夕卜，第二导电层28A可以包括钛(Ti)或钼(Pt)。
[0045]参见图2F,将第二导电层28A平坦化,直到暴露第一导电结构24的表面为止。因此，在第一导电结构24之间形成第二导电层图案28B。为了将第二导电层28A平坦化，可以采用回刻蚀工艺或CMP (化学机械抛光)工艺。第二导电层图案28B可以是接触插塞。第二导电层图案28B可以是金属插塞。在第一导电结构24包括位线结构的情况下，第二导电层图案28B可以是储存节点接触插塞。第二导电层图案28B可以具有被牺牲间隔件27包围的形状。间隔件25的电介质结构形成在第一导电结构24与第二导电层图案28B之间。
[0046]参见图2G，使第二导电层图案28B和牺牲间隔件27相互反应。例如，执行退火29。因此，发生硅化。具体而言，当在牺牲间隔件27和第二导电层图案28B的侧壁上发生硅化时，形成金属硅化物层30。金属硅化物层30形成在第二导电层图案28B的侧壁上。因此，第二导电层图案28B的线宽可以减小，如附图标记28所示。当形成金属硅化物层30时，形成第二导电结构32。第二导电结构32包括第二导电层图案28和金属娃化物层30。金属硅化物层30形成在第二导电层图案28的侧壁上。
[0047]当形成金属硅化物层30时，在第二导电层图案28与开口部分26的侧壁之间限定气隙31。换句话说，当牺牲间隔件27和第二导电层图案28B相互反应并且金属硅化物层30发生相变时，因为体积收缩，所以以自对准方式限定气隙31。可以在至少200°C的温度执行退火29，使得牺牲间隔件27和第二导电层图案28B引起硅化。在形成金属硅化物层30时，第一导电层图案22的硅化被抑制。这是因为第一导电层图案22受间隔件25保护。
[0048]当通过上述执行的退火29而在第二导电层图案28的侧壁上形成金属硅化物层30时，以自对准方式限定出气隙31。通过以自对准方式限定气隙31，减小了第一导电层图案22与第二导电层图案28之间的寄生电容。
[0049]接着，虽然未示出，但是可以形成覆盖层(未示出)以覆盖气隙31。覆盖层可以包括电介质物质或导电物质。覆盖层可以包括氧化硅、氮化硅或金属层。通过形成覆盖层，可以防止气隙31在后续工艺期间被开放。覆盖层可以省略。
[0050]图3A和图3B是说明本发明的第一实施例的一个比较实例的剖面图。
[0051]参见图3A和3B,在衬底11上形成层叠有第一导电层12和硬掩模层13的多个第一导电结构14。在第一导电结构14之间形成第二导电结构的第二导电层16。在第一导电结构14与第二导电层16之间限定气隙18。在每个第一导电结构14的侧壁上形成间隔件15。
[0052]在此比较实例中，为了限定气隙18，由氧化硅、氮化硅或氮化钛(TiN)形成牺牲间隔件17。
[0053]通过在形成第二导电层16之后浸除牺牲间隔件17，限定气隙18。
[0054]然而，在用于浸除牺牲间隔件17的工艺中，第二导电层16和形成在第二导电层16下方的结构可能受损。例如，在第二导电层16和下方结构包括金属层的情况下，可能会损失相对于浸除工艺中所使用的化学品不具有刻蚀选怿性或具有较差免疫性的金属层(见附图标记19)。
[0055]因此，如在上述实施例中，通过利用硅化来以自对准方式限定气隙，不需要浸除工艺，因此，可以防止导电层图案和下方结构的损失。
[0056]图4是示出根据本发明的第二实施例的半导体器件的剖面图。
[0057]参见图4，在衬底201上形成有多个导电结构。导电结构可以包括第一导电结构204和第二导电结构210。在第一导电结构204与第二导电结构210之间可以限定有气隙211。
[0058]每个第一导电结构204可以包括第一导电层202。第一导电结构204可以是包括第一导电层202和硬掩模层203的层叠结构。第一导电层202可以包括含娃层或含金属层。第一导电层202可以包括层叠的含娃层和含金属层。第一导电层202可以包括多晶娃、金属、金属氮化物、金属硅化物等。第一导电层202可以包括层叠的多晶硅层和金属层。金属层可以包括钨。硬掩模层203可以包括电介质物质。硬掩模层203可以包括氧化物或氮化物。第一导电结构204和第二导电结构210中的任何一个导电结构可以是沿任何一个方向延伸的线型。第一导电结构204和第二导电结构210中的另一个导电结构可以具有插塞形状。例如，第一导电结构204可以是线型结构，第二导电结构210可以是插塞形结构。第一导电结构204可以以规则间隔设置在衬底201上。
[0059]每个第二导电结构210可以包括:在第一导电结构204之间凹陷的第二导电层206、在第二导电层206的侧壁上形成的第三导电层207、在第二导电层206和第三导电层207上形成的第四导电层208、以及在第四导电层208上形成的第五导电层209。第四导电层208可以具有将气隙211的上端部覆盖的图案。第二导电层206、第四导电层208和第五导电层209可以包括含金属层。第二导电层206可以包括钛、钨或钼。第三导电层207可以包括第二导电层206的娃化物。第三导电层207包括第二导电层206所包含的金属的娃化物。第三导电层207可以包括金属娃化物。金属娃化物可以包括娃化钛、娃化鹤或娃化钼。由于这些事实，当第三导电层207被形成为第二导电层206的硅化物时，可以以自对准方式限定气隙211。第四导电层208是防硅化层。换句话说，虽然金属硅化物被形成作为第三导电层207，但是第四导电层208防止第五导电层209被硅化。第四导电层208可以包括金属氮化物。第四导电层208可以包括氮化钛。作为含金属层的第五导电层209可以包括鹤层。
[0060]在第一导电结构204的两个侧壁上可以额外地形成间隔件205。间隔件205可以包括电介质物质。间隔件205可以包括氧化硅或氮化硅。间隔件205可以与气隙211合作以在第一导电结构204与第二导电结构210之间执行电介质功能。
[0061]第一导电结构204和第二导电结构210中的任何一个可以包括栅或位线。第一导电结构204和第二导电结构210中的另一个可以包括接触插塞。接触插塞可以包括储存节点接触插塞、着落插塞等。第一导电结构204的第一导电层202可以包括位线，第二导电结构210可以包括储存节点接触插塞。因此，可以在位线与储存节点接触插塞之间限定气隙211。
[0062]如图4所示，气隙211限定在第一导电结构204与第二导电结构210之间。具有介电常数I的气隙211减小了第一导电结构204与第二导电结构210之间的寄生电容。
[0063]图5A至图是示出用于形成根据本发明的第二实施例的半导体器件的示例性方法的剖面图。根据图2A至图2F所示的方法，在第一导电结构24之间形成第二导电层图案28B。在第二导电层图案28B的侧壁上形成有牺牲间隔件27。牺牲间隔件27覆盖间隔件25的侧壁。
[0064]接下来，参见图5A，将第二导电层图案28B和牺牲间隔件27凹陷。据此，在第一导电结构24之间形成第二导电层图案28C和牺牲间隔件27B。为了将第二导电层图案28B凹陷，可以采用回刻蚀工艺。第二导电层图案28C可以成为接触插塞。在第一导电结构24包括位线结构的情况下，第二导电层图案28C可以成为储存节点接触插塞。第二导电层图案28C可以具有被牺牲间隔件27B包围的形状。
[0065]参见图5B，形成防硅化层33A。可以在第二导电层图案28C上保形地形成防硅化层33A。防硅化层33A包括防止在后续退火工艺期间发生硅化的物质。即，可以使用不与牺牲间隔件27B反应的物质来形成防硅化层33A。防硅化层33A可以包括氮化物。因为防硅化层33A可以具有导电性，所以它可以包括具有导电性的氮化物。防硅化层33A可以包括金属氮化物。防硅化层33A可以包括氮化钛。防硅化层33A也可以执行阻挡层的功能。也就是说，防硅化层33A可以执行防止第二导电层图案28C与随后要形成的第三导电层图案之间反应的功能。
[0066]在防娃化层33A上间隙填充第三导电层34A。第三导电层34A可以包括含金属层。第三导电层34A可以包括钨层。考虑防硅化层33A和第三导电层34A在后续工艺期间损失的深度，可以控制防硅化层33A和第三导电层34A的深度。
[0067]参见图5C,将第三导电层34A和防娃化层33A平坦化。因此,形成第三导电层图案34。防硅化层33A保留下来，以附图标记33来表示，同时其接触第三导电层图案34的侧壁和下表面。此外，防硅化层33覆盖牺牲间隔件27B和第二导电层图案28C。
[0068]参见图执行退火35。因此，发生金属硅化。具体而言，当在牺牲间隔件27B和第二导电层图案28C的侧壁上发生硅化时，形成金属硅化物层36。当形成金属硅化物层36时，形成了线宽减小的第二导电层图案280，并且在第二导电层图案280与第一导电结构24的侧壁之间限定出气隙37。换句话说，当形成金属硅化物层36时，在牺牲间隔件27B和第二导电层图案28C相互反应并且金属硅化物层36发生相变时，因为体积收缩，所以以自对准方式限定气隙37。可以在至少200°C的温度执行退火35，使得牺牲间隔件27B和第二导电层图案28C引起硅化。当形成金属硅化物层36时，第一导电层图案22的硅化被抑制。这是因为第一导电层图案22受间隔件25保护。并且，当形成金属硅化物层36时，通过防硅化层33抑制了第三导电层图案34的硅化。通过如上所述形成金属硅化物层36，形成了包括第二导电层图案280、防硅化层33和第三导电层图案34的第二导电结构38。第二导电层图案280可以成为储存节点接触插塞的底部插塞，第三导电层图案34可以成为储存节点接触插塞的顶部插塞。因为每个第二导电层图案280包括含金属层并且每个第三导电层图案34包括含金属层，所以第二导电结构38可以被形成为金属插塞结构。
[0069]当通过上述执行的退火35而在第二导电层图案280的侧壁上形成金属硅化物层36时，以自对准方式限定出气隙37。通过以这样的方式限定出气隙37，可以减小第一导电层图案22与第二导电层图案280之间的寄生电容。
[0070]根据本发明的第二实施例，可以省略用于覆盖气隙37的覆盖层。这是因为防硅化层33执行覆盖气隙37的功能。因此，由于防硅化层33的存在，可以防止气隙37在后续工艺期间被开放。
[0071]图6是示出用于形成根据本发明的第二实施例的变型的半导体器件的示例性方法的剖面图。在图6中，通过在形成防硅化层33A之后执行退火35来形成金属硅化物层36。
[0072]首先，根据图2A至图2F所示的方法，在第一导电结构24之间形成第二导电层图案28B。如图2A至图2F所示，在第二导电层图案28B的侧壁上形成有牺牲间隔件27。牺牲间隔件27覆盖间隔件25的侧壁。之后，通过图5A所示的方法，将第二导电层图案28B和牺牲间隔件27凹陷。如图5A所示，在第一导电结构24之间形成第二导电层图案28C和牺牲间隔件27B。为了将第二导电层图案28B凹陷，可以采用回刻蚀工艺。第二导电层图案28C可以成为接触插塞。在第一导电结构24包括位线结构的情况下，第二导电层图案28C可以成为储存节点接触插塞。第二导电层图案28C可以具有被牺牲间隔件27B包围的形状。
[0073]接下来，参见图6，形成防硅化层33A。可以在图5A所示的第二导电层图案28C上保形地形成防硅化层33A。防硅化层33A包括防止在后续退火工艺期间发生硅化的物质。即，可以使用不与图5B所示的牺牲间隔件27B反应的物质来形成防硅化层33A。防硅化层33A可以包括氮化物。因为防硅化层33A可以具有导电性，所以它可以包括具有导电性的氮化物。防娃化层33A可以包括金属氮化物。防娃化层33A可以包括氮化钛。防娃化层33A也可以执行阻挡层的功能。也就是说，防硅化层33A可以执行防止图5A所示的第二导电层图案28C与随后要形成的第三导电层图案之间反应的功能。
[0074]执行退火35。因此，发生金属硅化。具体而言，当在图5B所示的牺牲间隔件27B和第二导电层图案28C的侧壁上发生硅化时，形成金属硅化物层36。当形成金属硅化物层36时，形成了线宽减小的第二导电层图案280，并且在第二导电层图案280与第一导电结构24的侧壁之间限定出气隙37。换句话说，当形成金属硅化物层36时——在图5A所示的牺牲间隔件27B和第二导电层图案28C相互反应并且金属硅化物层36发生相变时，因为体积收缩，所以以自对准方式限定出气隙37。可以在至少200°C的温度执行退火35，使得图5A所示的牺牲间隔件27B和第二导电层图案28C引起硅化。当形成金属硅化物层36时，第一导电层图案22的硅化被抑制。这是因为第一导电层图案22受间隔件25保护。[0075]当通过上述执行的退火35而在第二导电层图案280的侧壁上形成金属硅化物层36时，以自对准方式限定出气隙37。通过以这种方式限定气隙37，可以减小第一导电层图案22与第二导电层图案280之间的寄生电容。
[0076]图7A至图7D是示出用于形成根据本发明的第三实施例的半导体器件的示例性方法的剖面图。根据图2A至2F所示的方法，在第一导电结构24之间形成第二导电层图案28B。如图2A至图2F所示，在第二导电层图案28B的侧壁上形成有牺牲间隔件27。牺牲间隔件27覆盖间隔件25的侧壁。
[0077]接下来，参见图5A，将第二导电层图案28B和牺牲间隔件27凹陷。如图5A所示，在第一导电结构24之间形成第二导电层图案28C和牺牲间隔件27B。为了将第二导电层图案28B凹陷,可以米用回刻蚀工艺。第二导电层图案28C可以成为接触插塞。在第一导电结构24包括位线结构的情况下，第二导电层图案28C可以成为储存节点接触插塞。第二导电层图案28C可以具有被牺牲间隔件27B包围的形状。
[0078]参见图7A，形成覆盖物质层41A。可以在第二导电层图案28C上保形地形成覆盖物质层41A。覆盖物质层41A包括防止在后续退火工艺期间发生硅化的物质。也就是说，覆盖物质层41A可以包括不与牺牲间隔件27B反应的物质。覆盖物质层41A可以包括电介质物质。覆盖物质层41A可以包括氧化硅或氮化硅。此外，覆盖物质层41A可以包括金属氮化物。覆盖物质层41A可以包括氮化钛。
[0079]参见图7B，通过选择性地刻蚀覆盖物质层41A来形成覆盖间隔件41。覆盖间隔件41可以具有覆盖牺牲间隔件27B的形状，并且可以暴露第二导电层图案28C的表面。
[0080]参见图7C，执行退火42。因此，发生金属硅化。具体而言，当在牺牲间隔件27B和第二导电层图案28C的侧壁上发生硅化时，形成金属硅化物层43。当形成金属硅化物层43时，形成了线宽减小的第二导电层图案280，并且在第二导电层图案280与第一导电结构24的侧壁之间限定出气隙44。换句话说，当形成金属硅化物层43时，在牺牲间隔件27B和第二导电层图案28C相互反应并且金属硅化物层43发生相变时，因为体积收缩，所以以自对准方式限定气隙44。可以在至少200°C的温度执行退火42，使得牺牲间隔件27B和第二导电层图案28C引起硅化。当形成金属硅化物层43时，第一导电层图案22的硅化被抑制。这是因为第一导电层图案22受间隔件25保护。此外，在形成金属硅化物层43时，虽然同时限定出气隙44，但是可以通过覆盖间隔件41来保护气隙44。
[0081]当通过上述执行的退火42而在第二导电层图案280的侧壁上形成金属硅化物层43时，以自对准方式限定出气隙44。通过以这样的方式限定气隙44，可以减小第一导电层图案22与第二导电层图案280之间的寄生电容。
[0082]根据第三实施例，可以在形成覆盖间隔件41之后经由退火42来同时形成金属硅化物层43和限定气隙44。因此，由于覆盖间隔件41的存在，可以防止气隙44在后续工艺期间被开放。
[0083]参见图7D，在第二导电层图案280上形成第三导电层图案34。第三导电层图案34被覆盖间隔件41包围。第三导电层图案34可以包括钨层。
[0084]通过形成上述的第三导电层图案34，形成了包括第二导电层图案280和第三导电层图案34的第二导电结构45。第二导电层图案280可以成为储存节点接触插塞的底部插塞，第三导电层图案34可以成为储存节点接触插塞的顶部插塞。因为第二导电层图案280包括含金属层且第三导电层图案34包括含金属层，所以第二导电结构45可以形成为金属插塞结构。
[0085]图8是示出用于形成根据本发明的第三实施例的变型的半导体器件的示例性方法的剖面图。
[0086]参见图8，在整个表面上形成覆盖物质层41A之后，执行退火42。通过退火42，发生金属硅化。具体而言，当在牺牲间隔件27B和第二导电层图案28C的侧壁上发生硅化时，形成金属硅化物层43。当形成金属硅化物层43时，形成线宽减小的第二导电层图案280，并且在第二导电层图案280与第一导电结构24的侧壁之间限定出气隙44。换句话说，当形成金属硅化物层43时，在牺牲间隔件27B和第二导电层图案28C相互反应并且金属硅化物层43发生相变时，因为体积收缩，所以以自对准方式限定气隙44。可以在至少200°C的温度执行退火42，使得牺牲间隔件27B和第二导电层图案28C引起硅化。当形成金属硅化物层43时，第一导电层图案22的硅化被抑制。这是因为第一导电层图案22受间隔件25保护。此外，当形成金属硅化物层43时，虽然同时限定出气隙44，但是气隙44受覆盖物质层4IA保护。
[0087]当通过上述执行的退火42而在第二导电层图案280的侧壁上形成金属硅化物层43时，以自对准方式限定出气隙44。
[0088]随后，如图7C和7D所示，可以形成覆盖间隔件41和第三导电层图案34。
[0089]图9A至图9G是示出将根据本发明的第一实施例的气隙和插塞应用于制造存储器件的方法的实例的剖面图。
[0090]参见图9A，在衬底51中形成隔离区域52。如所示，限定多个有源区域53。衬底51可以包括半导体衬底。衬底51可以包括硅衬底、锗硅衬底或SOI衬底。隔离区域52可以经由STI (浅沟槽隔离)工艺来形成。有源区域53可以通过隔离区域52来限定。隔离区域52可以包括顺序形成的壁氧化物层、内衬层和间隙填充物质层。内衬层可以包括氮化硅或氧化硅。氮化硅可以包括Si3N4，氧化硅可以包括Si02。间隙填充物质层可以包括氧化硅，诸如旋涂式电介质(S0D)。此外，间隙填充物质层可以包括氮化硅。氮化硅可以包括Si3N4。
[0091]可以在有源区域53和隔离区域52中同时限定沟槽54。由于有源区域53和隔离区域52之间刻蚀速率的差异，沟槽54可以被限定成在隔离区域52中比在有源区域53中更深。
[0092]可以在沟槽54的表面上形成栅电介质层55。在相应的栅电介质层55上形成掩埋栅电极56以部分填充沟槽54。在沟槽54中将掩埋栅电极56凹陷。正因如此，每个掩埋栅电极56都具有比衬底51的表面低的高度。可以通过形成含金属层以间隙填充沟槽54然后回刻蚀含金属层来形成掩埋栅电极56。含金属层可以包括具有诸如钛、钽或钨的金属作为其主要成分的物质。含金属层可以包括选自氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、钨(W)中的至少任何一个。例如，掩埋栅电极56可以单独地包括氮化钛、氮化钽或钨，或者可以被形成为诸如TiN/W或TaN/W的双层结构，其中钨(W)层叠在氮化钛(TiN)或氮化钽(TaN)上。此外，掩埋栅电极56可以包括WN/W的双层结构，其中钨(W)层叠在氮化钨(WN)上。此外，掩埋栅电极56可以包括具有低电阻的金属物质。
[0093]在掩埋栅电极56上形成密封层57。密封层57可以在掩埋栅电极56上间隙填充沟槽54。密封层57可以执行在后续工艺期间保护掩埋栅电极56的功能。密封层57可以包括电介质物质。密封层57可以包括氮化硅。可以将密封层57平坦化。
[0094]在有源区域53上形成金属衬垫58A和58B。可以利用含金属层来形成金属衬垫58A和58B。金属衬垫58A和58B可以包括金属娃化物。虽然未不出，但是在形成金属衬垫58A和58B之前,可以经由杂质离子注入来形成源极/漏极。金属衬垫58A和58B可以包括第一金属衬垫58A和第二金属衬垫58B。第一金属衬垫58A可以与位线接触插塞连接，第二金属衬垫58B可以与储存节点接触插塞连接。可以通过第一金属衬垫58A和第二金属衬垫58B来增加与有源区域53的接触面积，藉此可以改善接触电阻。在另一个实施例中，可以在将有源区域53的表面凹陷至预定深度之后形成第一金属衬垫58A和第二金属衬垫58B。因此,可以进一步增加接触面积。
[0095]在包括第一金属衬垫58A和第二金属衬垫58B的整个表面上形成第一层间电介质层59A。第一层间电介质层59A可以包括氧化娃或氮化娃。
[0096]在通过刻蚀第一层间电介质层59A而限定位线接触孔(未示出)以暴露第一金属衬垫58A之后，通过在位线接触孔中形成导电层来形成位线接触插塞60。在位线接触插塞60上形成包括位线61和位线硬掩模层62的位线结构。位线接触插塞60可以包括多晶硅层或含金属层。位线61可以包括钨层，或可以包括诸如Ti/TiN的阻挡层和在阻挡层上的钨层。位线硬掩模层62可以包括氮化硅。
[0097]在包括位线结构的整个表面上形成间隔件物质层63A。间隔件物质层63A可以包括氧化硅或氮化硅。
[0098]参见图9B，选择性地刻蚀间隔件物质层63A。据此，在位线结构的两个侧壁上形成间隔件63。为了形成间隔件63，可以执行回刻蚀工艺。在形成间隔件63时，通过以自对准方式刻蚀第一层间电介质层59A，可以限定储存节点接触孔64以暴露第二金属衬垫58B。形成有储存节点接触孔64的第一层间电介质层59A保留下来，如附图标记59所示。
[0099]参见图9C，在储存节点接触孔64的侧壁上形成牺牲间隔件65。牺牲间隔件65可以包括在后续工艺期间发生硅化的物质。即，牺牲间隔件65可以包括第一可硅化物质。牺牲间隔件65可以包括含硅层。牺牲间隔件65可以包括多晶硅层。牺牲间隔件65的形成方式如下。首先，在包括储存节点接触孔64的整个表面上形成多晶硅层(未示出)。接下来，回刻蚀所述多晶硅层。正因如此，可以在储存节点接触孔64的侧壁上形成牺牲间隔件65。
[0100]参见图9D,形成金属插塞66A。金属插塞66A可以包括第二可娃化物质。金属插塞66A可以包括经由与牺牲间隔件65反应而形成金属娃化物的物质。金属插塞66A可以包括可娃化金属层。金属插塞66A可以包括钛、鹤或钼。为了形成金属插塞66A,在包括牺牲间隔件65的整个表面上形成含金属层。含金属层填充储存节点接触孔64。然后，将含金属层平坦化。因此，形成金属插塞66A以填充储存节点接触孔64。金属插塞66A可以具有被牺牲间隔件65包围的形状。
[0101]参见图9E，执行退火67。因此，发生金属硅化。具体而言，当在牺牲间隔件65和金属插塞66A的侧壁上发生娃化时,形成金属娃化物层68。当形成金属娃化物层68时,形成线宽减小的储存节点接触插塞66，并且在储存节点接触插塞66与储存节点接触孔64的侧壁之间限定出气隙69。
[0102]当通过上述执行的退火67而在储存节点接触插塞66的侧壁上形成金属硅化物层68时，以自对准方式限定出气隙69。[0103]参见图9F，形成覆盖层70以覆盖气隙69。覆盖层70可以包括电介质物质。覆盖层70可以包括氧化硅或氮化硅。
[0104]参见图9G，通过刻蚀覆盖层70，暴露储存节点接触插塞66。接着，形成电容器的储存节点71以与储存节点接触插塞66连接。储存节点71可以具有柱体形状。在另一个实施例中，储存节点71可以具有圆柱形状。虽然未示出，但是可以在储存节点71上额外地形成电介质层和板极节点。为了形成储存节点71，在覆盖层70上形成模具层(未示出)之后，通过刻蚀模具层和覆盖层70来限定开口部分。之后，在开口部分中形成储存节点71，然后，可以经由湿式浸除来去除模具层。覆盖层70的一部分可以保留下来以覆盖气隙69。
[0105]图10是示出将根据本发明的第二实施例的气隙和插塞应用于存储器件的实例的剖面图。在图10中，储存节点接触插塞具有双金属插塞结构。对于形成防硅化层之前的方法，可以参考第二实施例以及图9A至图9D。
[0106]将参考图10来进行描述。
[0107]在通过凹陷而形成的第一储存节点接触插塞66上形成防硅化层72和第二储存节点接触插塞73。防硅化层72包括防止在后续退火工艺期间发生硅化的物质。S卩，防硅化层72可以包括氮化物。因为防硅化层72可以具有导电性，所以它可以包括具有导电性的氮化物。防硅化层72可以包括金属氮化物。防硅化层72可以包括氮化钛。防硅化层72还可以执行阻挡层的功能。也就是说，防硅化层72可以执行防止第一储存节点接触插塞66与第二储存节点接触插塞73之间反应的功能。第二储存节点接触插塞73可以包括钨层。
[0108]在形成防硅化层72和第二储存节点接触插塞73之后，执行退火并且在第一储存节点接触插塞66的侧壁上形成了金属硅化物层68。当形成金属硅化物层68时，以自对准方式限定出气隙69。
[0109]如可容易地看出，储存节点接触插塞包括第一储存节点接触插塞66、金属娃化物层68、防硅化层72和第二储存节点接触插塞73。金属硅化物层68形成在第一储存节点接触插塞66的侧壁上，气隙69限定在金属硅化物层68与位线结构之间。气隙69可以通过防硅化层72来覆盖。
[0110]形成电容器的储存节点71以与储存节点接触插塞(即，第二储存节点接触插塞73)连接。储存节点71可以具有柱体形状。在另一个实施例中，储存节点71可以具有圆柱形形状。虽然未示出，但是可以在储存节点71上额外地形成电介质层和板极节点。
[0111]虽然未示出，但是可以将根据本发明的第三实施例的气隙和插塞应用于存储器件。
[0112]根据上述实施例的气隙和插塞可以应用于DRAM (动态随机存取存储器)。应注意，本发明并不局限于这种实例，而是可以应用于SARM (静态随机存取存储器)、快闪存储器、FeRAM (铁电随机存取存储器)、MRAM (磁性随机存取存储器)、PRAM (相变随机存取存储器)
坐寸ο
[0113]图11是示出存储卡的示意图。
[0114]参见图11，存储卡300可以包括控制器310和存储器320。控制器310和存储器320可以交换电信号。例如，存储器320和控制器310可以根据来自控制器310的命令而交换数据。正因如此，存储卡300可以将数据储存在存储器320中或从存储器320输出数据至外部。存储器320的某些部分可以包括前述的气隙和插塞。这种存储卡300可以用作各种便携式设备的数据储存媒介。例如，存储卡300可以包括存储棒卡、智能媒体卡(SM)、安全数字卡(SD)、迷你安全数字卡(min SD)或多媒体卡(MMC)。
[0115]图12是示出电子系统的框图。
[0116]参见图12，电子系统400可以包括处理器410、芯片420和输入/输出设备430。这些组件可以利用总线440来实现彼此的数据通信。处理器410可以执行运行程序和控制电子系统400的功能。输入/输出设备430可以用于输入数据到电子系统400或从电子系统400输出数据。电子系统400可以利用输入/输出设备430连接至外部设备(例如个人计算机或网络)，以及可以与外部设备交换数据。芯片420可以储存用于处理器410的操作的码和数据，并且可以部分地处理从处理器410提供的操作。例如，芯片420可以包括前述的气隙和插塞。电子系统400可以构成需要芯片420的各种电子控制设备。例如，电子系统400可以应用于移动电话、MP3播放器、导航设备、固态盘(SSD )、家用电器等等。
[0117]如从以上描述可清楚的，在实施例中，因为气隙是在应用用于改善接触电阻的金属插塞和金属衬垫工艺时利用硅化限定出的，所以可以防止金属插塞或金属衬垫的损失。并且，因为不需要浸除工艺，所以可以简化工艺集成。
[0118]此外，在实施例中，因为在导电结构之间限定了气隙，所以可以因为气隙的低介电常数而减小寄生电容，由此，可以确保感测余量。
[0119]虽然出于说明目的描述了各种实施例，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0120]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0121]1.一种制造半导体器件的方法，包括以下步骤:
[0122]在衬底之上形成多个半导体结构；
[0123]在所述半导体结构之间限定开口部分；
[0124]在所述开口部分的侧壁之上形成牺牲间隔件；
[0125]在所述开口部分中形成导电层图案；以及
[0126]使所述导电层图案与所述牺牲间隔件相互反应，由此在所述开口部分的侧壁上限定气隙。
[0127]2.如技术方案I所述的方法，其中，所述牺牲间隔件包括第一可硅化物质层，所述导电层图案包括第二可硅化物质层。
[0128]3.如技术方案I所述的方法，其中，所述牺牲间隔件包括多晶硅层，所述导电层图案包括可娃化金属层。
[0129]4.如技术方案3所述的方法，其中，所述可硅化金属层包括钛、钨或钼。
[0130]5.如技术方案2所述的方法，其中，形成所述牺牲间隔件包括以下步骤:
[0131]在包括所述开口部分的所述衬底的整个表面之上形成所述第一可硅化物质层；以及
[0132]回刻蚀所述第一可硅化物质层，以暴露所述衬底的整个表面的一部分。
[0133]6.如技术方案2所述的方法，其中，形成所述导电层图案包括以下步骤:
[0134]在包括所述开口部分的所述衬底的整个表面之上形成所述第二可硅化物质层，以填充所述开口部分；以及
[0135]将所述第二可硅化物质层平坦化，直到暴露所述半导体结构的表面为止。[0136]7.如技术方案I所述的方法，其中，限定所述气隙包括以下步骤:
[0137]将所述导电层图案和所述牺牲间隔件退火和硅化。
[0138]8.如技术方案I所述的方法，其中，在限定所述开口部分之后，所述方法还包括以下步骤:
[0139]在所述开口部分的侧壁上形成电介质间隔件。
[0140]9.如技术方案I所述的方法，其中，所述半导体结构包括位线结构，所述导电层图案包括储存节点接触插塞。
[0141]10.如技术方案I所述的方法，其中，限定所述气隙包括以下步骤:
[0142]将所述导电层图案和所述牺牲间隔件凹陷；
[0143]形成覆盖物质层以覆盖凹陷的导电层图案和凹陷的牺牲间隔件；以及
[0144]将所述凹陷的导电层图案和所述凹陷的牺牲间隔件退火和硅化，由此以自对准方式限定所述气隙。
[0145]11.如技术方案I所述的方法，其中，限定所述气隙包括以下步骤:
[0146]将所述导电层图案和所述牺牲间隔件凹陷；
[0147]形成覆盖物质以覆盖被凹陷的导电层图案和牺牲间隔件；
[0148]形成覆盖间隔件以覆盖所述牺牲间隔件并暴露凹陷的导电层图案的上表面；以及
[0149]对被凹陷的导电层图案和牺牲间隔件执行退火和硅化，并且以自对准方式限定所述气隙。
[0150]12.一种制造半导体器件的方法，包括以下步骤:
[0151]在衬底之上形成半导体结构；
[0152]在所述半导体结构之间限定开口部分；
[0153]在所述开口部分的侧壁上形成凹陷的牺牲间隔件，其中，所述凹陷的牺牲间隔件包括第一可硅化物质；
[0154]以凹陷的方式在所述开口部分中形成第一插塞，所述第一插塞包括第二可硅化物质；
[0155]形成防硅化层以覆盖所述第一插塞和所述凹陷的牺牲间隔件；
[0156]在所述防硅化层之上形成第二插塞；以及
[0157]使所述第一可硅化物质和所述第二可硅化物质相互反应，由此在所述开口部分的侧壁上限定气隙。
[0158]13.如技术方案12所述的方法,其中，所述第一可娃化物质包括含娃层。
[0159]14.如技术方案12所述的方法，其中，所述第二可硅化物质包括可硅化金属层。
[0160]15.如技术方案12所述的方法，其中，限定所述气隙包括以下步骤:
[0161 ]将所述第一可硅化物质和所述第二可硅化物质退火和硅化。
[0162]16.如技术方案12所述的方法,其中，所述防娃化层包括金属氮化物。
[0163]17.如技术方案12所述的方法，其中，在限定所述开口部分之后，所述方法还包括以下步骤:
[0164]在所述开口部分的侧壁上形成电介质间隔件。
[0165]18.如技术方案12所述的方法，其中，所述半导体结构包括位线结构，所述第一插塞、所述防硅化层和所述第二插塞的层叠结构包括储存节点接触插塞。[0166]19.如技术方案12所述的方法，其中，在形成所述防硅化层之后执行限定所述气隙的步骤。
[0167]20.一种制造半导体器件的方法，包括以下步骤:
[0168]在衬底中形成掩埋栅电极；
[0169]在所述掩埋栅电极之间的衬底之上形成金属衬垫；
[0170]在包括所述金属衬垫的整个表面之上形成层间电介质层；
[0171]在所述层间电介质层之上形成位线结构；
[0172]在所述位线结构的侧壁上形成间隔件；
[0173]在所述位线结构之间限定储存节点接触孔，以暴露所述金属衬垫；
[0174]在所述储存节点接触孔的侧壁上形成牺牲间隔件，其中所述牺牲间隔件包括硅；
[0175]在所述储存节点接触孔中形成储存节点接触插塞，其中所述储存节点接触插塞包括可娃化金属；以及
[0176]将所述硅和所述可硅化金属硅化，由此在所述储存节点接触孔的侧壁上限定气隙。
【权利要求】
1.一种制造半导体器件的方法，包括以下步骤: 在衬底之上形成多个半导体结构； 在所述半导体结构之间限定开口部分； 在所述开口部分的侧壁之上形成牺牲间隔件； 在所述开口部分中形成导电层图案；以及 使所述导电层图案与所述牺牲间隔件相互反应，由此在所述开口部分的侧壁上限定气隙。
2.如权利要求1所述的方法，其中，所述牺牲间隔件包括第一可硅化物质层，所述导电层图案包括第二可硅化物质层。
3.如权利要求1所述的方法，其中，所述牺牲间隔件包括多晶硅层，所述导电层图案包括可娃化金属层。
4.如权利要求3所述的方法，其中，所述可硅化金属层包括钛、钨或钼。
5.如权利要求2所述的方法，其中，形成所述牺牲间隔件包括以下步骤: 在包括所述开口部分的所述衬底的整个表面之上形成所述第一可硅化物质层；以及 回刻蚀所述第一可硅化物质层，以暴露所述衬底的整个表面的一部分。
6.如权利要求2所述的方法，其中，形成所述导电层图案包括以下步骤: 在包括所述开口部分的所述衬底的整个表面之上形成所述第二可硅化物质层，以填充所述开口部分；以及 将所述第二可硅化物质层平坦化，直到暴露所述半导体结构的表面为止。
7.如权利要求1所述的方法，其中，限定所述气隙包括以下步骤: 将所述导电层图案和所述牺牲间隔件退火和硅化。
8.如权利要求1所述的方法，其中，在限定所述开口部分之后，所述方法还包括以下步骤: 在所述开口部分的侧壁上形成电介质间隔件。
9.如权利要求1所述的方法，其中，所述半导体结构包括位线结构，所述导电层图案包括储存节点接触插塞。
10.如权利要求1所述的方法，其中，限定所述气隙包括以下步骤: 将所述导电层图案和所述牺牲间隔件凹陷； 形成覆盖物质层以覆盖凹陷的导电层图案和凹陷的牺牲间隔件；以及将所述凹陷的导电层图案和所述凹陷的牺牲间隔件退火和硅化，由此以自对准方式限定所述气隙。
【文档编号】H01L23/522GK103915376SQ201310553483
【公开日】2014年7月9日 申请日期:2013年11月8日 优先权日:2012年12月28日
【发明者】卢一喆, 李钟旼 申请人:爱思开海力士有限公司