半导体装置制造方法
【专利摘要】本发明公开了一种半导体装置，所述半导体装置包括：晶体管，设置在基底上并且包括第一掺杂区域；第一接触部，沿着第一方向从第一掺杂区域延伸；长通孔，设置在第一接触部上并且共同连接到彼此相邻的第一接触部；以及共导线，设置在长通孔上并且沿着与第一方向交叉的第二方向延伸。共导线使第一掺杂区域彼此电连接。
【专利说明】半导体装置
[0001]本申请要求于2012年12月10日提交的第10-2012-0142902号韩国专利申请的优先权，该申请的全部内容通过引用被包含于此。
【技术领域】
[0002]本发明的构思涉及半导体装置，更具体地讲，涉及包括多个晶体管的半导体装置。【背景技术】
[0003]半导体装置因为它们的小尺寸、多功能和/或低制造成本而在电子产业中备受关注。半导体装置可以归类为存储逻辑数据的半导体存储装置、处理逻辑数据的操作的半导体逻辑装置以及既具有半导体存储装置的功能又具有半导体逻辑装置的功能的混合半导体装置中的任何一种。随着电子产业的发展，对具有优良特性的半导体装置的需求日益增力口。例如，对高可靠性、高速度和/或多功能半导体装置的需求日益增加。为了满足这种需求，增加了半导体装置中的结构的复杂性，并且半导体装置已变得更加高度集成。
【发明内容】
[0004]本发明构思的实施例可以提供包括将多个接触部电连接到导线而无需使用多个掩模的通孔的半导体装置。
[0005]在一个方面，一种半导体装置可以包括:多个晶体管，设置在基底上，所述多个晶体管包括第一掺杂区域；第一接触部，沿着第一方向从第一掺杂区域延伸；长通孔，设置在第一接触部上，长通孔共同连接到彼此相邻的多个第一接触部；以及共导线，设置在长通孔上并且沿着与第一方向交叉的第二方向延伸，共导线使第一掺杂区域彼此电连接。
[0006]在实施例中，所述半导体装置还可以包括设置在基底中的器件隔离层。共导线可以与器件隔离层竖直地叠置并且可以沿着器件隔离层延伸。
[0007]在实施例中，所述器件隔离层可以包括:第一器件隔离层，设置在共导线下面并且沿着共导线延伸；以及第二器件隔离层，限定基底的活性区域。第一器件隔离层可以比第二器件隔离层厚。
[0008]在实施例中，所述多个晶体管可以设置在第一器件隔离层的两侧，并且第一接触部可以延伸到第一器件隔离层上。
[0009]在实施例中，设置在第一器件隔离层的侧部的晶体管的第一接触部的端部可以在共导线的延伸方向上彼此对齐。
[0010]在实施例中，所述长通孔可以包括与共导线的材料相同的材料；在长通孔和共导线之间不存在界面。
[0011 ] 在实施例中，所述长通孔的顶表面可以与共导线的底表面接触。
[0012]在实施例中，长通孔的顶表面可以被共导线完全覆盖。
[0013]在实施例中，长通孔的沿着第一方向的宽度可以小于共导线的沿着第一方向的宽度。[0014]在实施例中，长通孔的沿着第一方向的宽度可以小于长通孔的沿着第二方向的宽度。
[0015]在实施例中，长通孔的厚度可以比第一接触部的厚度大大约2倍至大约4倍。
[0016]在实施例中，所述长通孔可以包括多个长通孔；所述多个长通孔沿着第二方向彼此分隔开。
[0017]在实施例中，所述多个长通孔之间的距离可以等于或大于所述多个晶体管的栅极之间的最小间距的两倍。
[0018]在实施例中，所述多个长通孔之间的距离可以大于连接到长通孔之一的第一接触部之间的距离。
[0019]在实施例中，连接到长通孔的一些第一接触部可以彼此物理连接。
[0020]在实施例中，至少一个第一接触部可以包括:第一部分；第二部分，在长通孔下从第一部分延伸。第二部分的宽度可以大于第一部分的宽度。
[0021]在实施例中，所述多个晶体管还可以包括第二掺杂区域。在这种情况下，半导体装置还可以包括:第二接触部，设置在第二掺杂区域上；以及第三接触部，设置在多个晶体管的栅电极上。
[0022]在实施例中，所述半导体装置还可以包括:第二通孔，设置在第二接触部上；以及第三通孔，设置在第三接触部上。第二通孔和第三通孔可以从基底的顶表面设置在与长通孔基本相同的水平。
[0023]在实施例中，长通孔与第二通孔或第三通孔之间的距离可以等于或大于栅电极之间的最小间距。
[0024]在实施例中，所述半导体装置还可以包括:第二导线，设置在第二通孔上；以及第三导线，设置在第三通孔上。第二导线和第三导线可以从基底的顶表面设置在与共导线基本相同的水平。
[0025]在实施例中，所述多个晶体管还可以包括同一导电类型的晶体管。
[0026]在实施例中，所述多个晶体管可以是NMOS晶体管；第一掺杂区域可以是所述多个晶体管的源极区域。
[0027]在实施例中，所述多个晶体管可以是PMOS晶体管；第一掺杂区域可以是所述多个晶体管的漏极区域。
[0028]在另一方面，一种半导体装置可以包括:器件隔离层，设置在基底中并沿着一个方向延伸；多个晶体管，设置在所述器件隔离层的两侧，所述多个晶体管包括第一掺杂区域；第一接触部，从第一掺杂区域延伸到器件隔离层上；长通孔，设置在第一接触部上，长通孔共同连接到彼此相邻的多个第一接触部；以及共导线，连接到长通孔的顶表面，所述共导线沿着器件隔离层延伸。
[0029]在实施例中，第一接触部可以沿着与共导线的延伸方向交叉的方向延伸。
[0030]在实施例中，共导线可以电连接到第一掺杂区域。
[0031]在实施例中，长通孔的顶表面可以与共导线的底表面接触；长通孔的顶表面可以被共导线完全覆盖。
[0032]在实施例中，在与共导线的延伸方向交叉的方向上长通孔的宽度可以小于共导线的宽度。[0033]在实施例中，长通孔可以包括多个长通孔；所述多个长通孔可以沿着共导线的延伸方向彼此分隔开。
[0034]在实施例中，所述多个长通孔之间的距离可以等于或大于所述多个晶体管的栅极之间的最小间距的两倍。
[0035]在实施例中，所述多个长通孔之间的距离可以大于连接到长通孔之一的第一接触部之间的距离。
[0036]在实施例中，连接到长通孔的一些第一接触部可以彼此物理连接。
[0037]在又一方面，一种半导体装置可以包括:多个晶体管，设置在基底上并包括第一掺杂区域；接触部，沿着一个方向从第一掺杂区域延伸，以及共导线，设置在接触部上并沿着与所述一个方向交叉的方向延伸，共导线电连接到第一掺杂区域。共导线可以包括从共导线的底表面朝向基底突出的长通孔；共导线的长通孔可以共同连接到第一接触部的彼此相邻的多个第一接触部。
【专利附图】
【附图说明】
[0038]基于附图和随后的详细描述，本发明的构思将变得更明显。
[0039]图1是示出根据本发明构思的一些实施例的半导体装置的平面图。
[0040]图2是图1中的NMOS晶体管区域或PMOS晶体管区域的放大视图。
[0041 ] 图3是图2的放大视图。
[0042]图4A是沿着图3的A-A'线截取的剖视图。
[0043]图4B是沿着图3的B-B'线截取的剖视图。
[0044]图5和图6是示出根据本发明构思的其他实施例的晶体管区域的平面图。
[0045]图7至图10是更详细地示出第一接触部的布置和形状的平面图。
[0046]图11和图12是示出根据本发明构思的示例实施例的第一接触部的结构的其他示例的平面图。
[0047]图13A、图13B、图14A和图14B是示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
[0048]图15A和图15B是示出根据本发明构思的其他实施例的制造半导体装置的方法的首1J视图。
[0049]图16示出根据本发明构思的示例实施例的半导体装置的活性区域的另一示例。
[0050]图17示出根据本发明构思的示例实施例的半导体装置的活性区域的又一示例。
[0051]图18是示出根据本发明构思的实施例的包括半导体装置的电子系统的示例的示意性框图。
【具体实施方式】
[0052]现在将在下文参照附图更充分地描述本发明的构思，在附图中示出了本发明构思的示例性实施例。通过以下参照附图将更详细地描述的示例性实施例，本发明构思的优势和特征以及实现它们的方法将是清楚的。然而，应该注意的是，本发明构思不限于以下示例性实施例，并且可以以各种形式实施。因此，提供示例性实施例仅为了公开本发明构思并且让本领域的技术人员了解本发明构思的范畴。在附图中，本发明构思的实施例不限于在此提供的具体示例，并且为了清楚起见而进行了夸大。
[0053]这里使用的术语仅是为了描述特定实施例的目的，而并非旨在限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种)”和“所述(该)”也旨在包括复数形式。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。
[0054]相似地，将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在另一元件上或者可以存在中间元件。相反，术语“直接”意味着在此没有中间元件。还将理解的是，当在此使用术语“包含”、“包含有”、“包括”和/或“包括有”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0055]此外，将利用作为本发明构思的理想示例性视图的剖视图来描述在“【具体实施方式】”中的实施例。因此，根据制造技术和/或允许误差可以修改示例性视图的形状。因此，本发明构思的实施例不限于在示例性视图中所示的具体形状，而是可以包括可根据制造工艺制造的其他形状。在附图中举例说明的区域具有通常的性质，并且用于示出元件的具体形状。因此，其不应该被解释为局限于本发明构思的范围。
[0056]也将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。因此，在不脱离本发明的教导的情况下，在某些实施例中的第一元件在其他实施例中可被命名为第二元件。在此解释并示出的本发明构思各方面的示例性实施例包括它们的互补性相对部件。在整个说明书中，相同的参考标号或相同的参考指示符表示相同的元件。
[0057]另外,在此参照理想的示例性图示的剖视图示和/或平面图示来描述示例性实施例。因此，作为例如制造技术和/或公差的结果的图示的形状的变化将是预期的。因此，示例性实施例不应该被理解为局限于在此示出的区域的形状，而是要包括例如由制造导致的形状偏差。例如，示出为矩形的蚀刻区域将通常具有圆形或弯曲的特征。因此，在图中示出的区域本质上是示意性的，它们的形状并不旨在示出装置的区域的实际形状，并且不旨在限制示例实施例的范围。
[0058]图1是示出根据本发明构思的一些实施例的半导体装置的平面图。将参照图1来描述半导体装置。半导体装置可以包括设置在NMOS晶体管区域NR和PMOS晶体管区域PR上的逻辑单元。在下文中，逻辑单元在本说明书中可以被定义为用于执行一个逻辑操作的单元。NMOS晶体管区域NR和PMOS晶体管区域PR可以通过器件隔离层STl彼此分离。NMOS晶体管区域NR可以包括通过器件隔离层ST2彼此分离的第一 NMOS区域NI和第二 NMOS区域N2。PMOS晶体管区域PR可以包括通过器件隔离层ST3与第一 PMOS区域Pl彼此分离的第一 PMOS区域Pl和第二 PMOS区域P2。在一些实施例中，NMOS晶体管区域NR和PMOS晶体管区域PR可以交替并重复地布置。
[0059]图2是图1的NMOS晶体管区域NR或PMOS晶体管区域PR的放大视图。换句话说，在图2中示出的区域(在下文中，称为“半导体区域”)可以对应于图1中的NMOS晶体管区域NR或PMOS晶体管区域PR。半导体区域可以包括通过器件隔离层111彼此分离的区域。器件隔离层111可以沿着第一方向(在下文中，称为“X方向”)延伸，并且半导体区域的区域可以沿着第二方向(在下文中，称为“y方向”)彼此分隔。半导体区域的分离区域可以对应于图1中的第一 NMOS区域NI和第二 NMOS区域N2或者第一 PMOS区域Pl和第二 PMOS区域P2。多个晶体管TR可以设置在器件隔离层111的两侧。多个晶体管TR可以占据互不相同的面积，如图2中所示。可以根据晶体管TR的布置、用途和/或结构来确定晶体管TR的占据面积。
[0060]可以沿着与器件隔离层111的延伸方向对应的X方向设置第一导线PL (在下文中，称为“共导线PL”)。通过第一接触部CTl和第一通孔(在下文中，称为“长通孔LV”)可以将晶体管TR共同电连接在共导线PL。将参照图3、图4A和图4B更详细地描述晶体管TR和共导线PL的连接结构。
[0061]图3是图2的放大视图。图4A是沿着图3的线A-Ai截取的剖视图，图4B是沿着图3的线B-Bi截取的剖视图。
[0062]参照图3、图4A和图4B，多个晶体管TR1、TR2、TR3和TR4可以设置在基底100上。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。沿着X方向延伸的器件隔离层111 (在下文中，称为“第一器件隔离层”)可以设置在晶体管TRl至TR4之间。第一器件隔离层111可以减小来自于如下描述的共导线的漏电流。
[0063]晶体管TRl至TR4可以是同一类型的晶体管。例如，晶体管TRl至TR4的所有晶体管可以都是NMOS晶体管或PMOS晶体管。晶体管TRl至TR4可以是包括从基底100突出的鳍状部分F的鳍式场效应晶体管。鳍状部分F可以从被第二器件隔离层110暴露的基底100的顶表面突出。第一器件隔离层111可以比第二器件隔离层110厚。在图4A和图4B中示出第一器件隔离层111和第二器件隔离层110之间的边界，用于将第一器件隔离层111和第二器件隔离层110区分开来。然而，在第一器件隔离层111和第二器件隔离层110之间可以不存在边界。可以设置第一层间绝缘层191以覆盖第一器件隔离层111和第二器件隔离层110。第一器件隔离层111和第二器件隔离层110以及第一层间绝缘层191可以包括氧化硅和/或氮氧化硅。
[0064]晶体管TRl至TR4中的每个可以包括顺序地堆叠在鳍状部分F上的栅介电层121和栅电极125。栅介电层121和栅电极125可以沿着与鳍状部分F的延伸方向(例如，x方向)交叉的方向延伸。在一些实施例中，栅介电层121和栅电极125的一部分可以沿着X方向延伸，并且栅介电层121和栅电极125的剩余部分可以沿着y方向延伸。栅介电层121可以包括氧化硅层、氮氧化硅层和/或高k (高介电常数)介电层。高k介电层的介电常数高于氧化硅层的介电常数。栅电极125可以包括多晶硅、掺杂半导体、金属或导电金属氮化物中的至少一种。
[0065]每个晶体管TRl至TR4可以包括第一掺杂区域131和第二掺杂区域132。如果晶体管TRl至TR4是NMOS晶体管，则第一掺杂区域131可以是源极区域并且第二掺杂区域132可以是漏极区域。如果晶体管TRl至TR4是PMOS晶体管，则第一掺杂区域131可以是漏极区域并且第二掺杂区域132可以是源极区域。如果晶体管TRl至TR4是NMOS晶体管，则第一掺杂区域131和第二掺杂区域132可以是掺杂有η型掺杂剂的区域。如果晶体管TRl至TR4是PMOS晶体管，则第一掺杂区域131和第二掺杂区域132可以是掺杂有P型掺杂剂的区域。
[0066]第一接触部CTl可以设置在第一掺杂区域131上。第一接触部CTl可以从第一掺杂区域131延伸到第一器件隔离层111上。换句话说，第一接触部CTl可以沿着与第一器件隔离层111的延伸方向(例如，X方向)交叉的方向(例如，y方向)延伸。第一接触部CTl可以穿透覆盖晶体管TRl至TR4的第二层间绝缘层192，并且可以连接到第一掺杂区域131。
[0067]金属硅化物层141可以设置在第一接触部CTl和第一掺杂区域131之间。例如，金属硅化物层141可以包括硅化钨、硅化钛或硅化钽。第一接触部CTl可以包括掺杂半导体、金属和/或导电金属氮化物中的至少一种。例如，第一接触部CTl可以包括铜、铝、金、银、钨或钛中的至少一种。
[0068]至少一个第一通孔(在下文中，称为“长通孔LV”)可以设置在第一接触部CTl上，并且可以共同连接到与第一接触部CTl中的彼此相邻的多个第一接触部CT1。如在图3中所示，长通孔LV可以包括多个长通孔LV，并且这些长通孔LV可以在X方向上彼此分隔开。
[0069]共导线PL可以设置在长通孔LV上并可以沿着第一器件隔离层111延伸。晶体管TRl至TR4的第一掺杂区域131可以通过第一接触部CTl和长通孔LV电连接到共导线PL。如果晶体管TRl至TR4是NMOS晶体管，则同导线PL可以是被供应源电压Vss (例如，地电压)的路径。如果晶体管TRl至TR4是PMOS晶体管，则共导线PL可以是被供应漏电压Vdd(例如，电源电压)的路径。长通孔LV可以设置在第三层间绝缘层193中，并且共导线PL可以设置在第四层间绝缘层195中。蚀刻停止层194可以设置在第三层间绝缘层193和第四层间绝缘层195之间。蚀刻停止层194可以包括相对于第三层间绝缘层193和第四层间绝缘层195具有蚀刻选择性的材料。例如，如果第三层间绝缘层193和第四层间绝缘层195包括氧化硅，则蚀刻停止层194可以包括氮化硅。
[0070]在图3中每个长通孔LV被示出连接到两个晶体管。然而，本发明构思不限于此。每个长通孔LV可以连接到三个或更多个晶体管，如在图2中所示。每个长通孔LV可以共同连接到多个第一接触部CT1。由于半导体装置包括长通孔LV，所以能够克服在第一接触部CTl通过独立的通孔连接到共导线PL的情况下引起的光刻技术的局限性。换句话说，如果形成独立的通孔以分别连接到第一接触部CT1，则独立的通孔之间的距离由于光刻技术的局限性而会局限于特定的距离或更大。为了克服最小距离的限制，可以执行使用多个掩模的多个图案化工艺。在这种情况下，用于形成独立的通孔的工艺会被复杂化而增大了半导体装置的制造成本。根据本发明构思的一些实施例，可以将在预定距离内的多个独立的通孔一体化来克服上述问题。在下文中将更详细地描述预定的距离。
[0071]可以根据晶体管TRl至TR4的栅电极125之间沿着x方向的最小间距(例如，接触多间距(CPP, contacted poly pitch)来确定预定距离。例如,一些实施例提供的是,最小间距可以是大约lOOnm。然而，本发明构思不限于此。
[0072]在一些实施例中，如果第三晶体管TR3和第四晶体管TR4之间的距离是最小间距dl并且预定距离小于最小间距dl，则第一接触部CTl可以通过长通孔LV代替独立通孔而连接到共导线PL。
[0073]即使预定距离比最小间距dl大并且比最小间距dl的两倍小，则第一接触部CTl可以通过长通孔LV代替独立通孔而连接到共导线PL。
[0074]如果两个晶体管彼此分隔开等于或大于最小间距dl的两倍的间距，则两个晶体管的第一接触部可以分别连接到彼此分隔开的长通孔LV。在一些实施例中，长通孔LV之间的距离d3可以等于或大于最小间距dl的两倍。例如，长通孔LV之间的距离d3可以是大约200nm或更大。换句话说，如果第三晶体管TR3和第一晶体管TRl之间的间距等于或大于最小间距dl的两倍，则第三晶体管TR3的第一接触部CTl和第一晶体管TRl的第一接触部CTl可以分别连接到彼此分隔开的长通孔LV。长通孔LV之间的距离d3可以大于连接到其中一个长通孔LV的第一接触部CTl之间的距离d2。
[0075]在垂直于基底100的方向上每个长通孔LV的厚度可以比每个第一接触部CTl的厚度大大约2倍至大约4倍。长通孔LV的厚度可以小于共导线PL的厚度。长通孔LV在y方向的宽度可以小于共导线PL在y方向的宽度。在一些实施例中，长通孔的宽度可以在共导线PL的宽度的大约60%至大约90%的范围内。例如，共导线PL的宽度可以在大约32nm至大约120nm的范围。长通孔LV的顶表面可以完全被共导线PL覆盖。
[0076]在一些实施例中，长通孔LV可以包括与共导线PL相同的材料，在共导线PL和长通孔LV之间不会存在界面。长通孔LV和共导线PL可以包括掺杂半导体、多晶硅、金属或导电金属氮化物中的至少一种。例如，长通孔LV和共导线PL可以包括铜、铝、金、银、钨和/或钛中的至少一种。
[0077]第二接触部CT2可以设置在第二掺杂区域132上。第二接触部CT2可以包括与第一接触部CTl相同的材料。金属硅化物层可以设置在第二接触部CT2和第二掺杂区域132之间。例如，金属硅化物层142可以包括硅化钨、硅化钛和/或硅化钽。
[0078]第二掺杂区域132可以通过第二接触部CT2和设置在第二接触部CT2上的第二通孔V2电连接到第二导线P2。第三接触部CT3可以设置在栅电极125上。第二接触部CT3可以包括与第一接触部CTl相同的材料。栅电极125可以通过第三接触部CT3和设置在第三接触部CT3上的第三通孔V3电连接到第三导线P3。第二接触部CT2和第三接触部CT3的每个的顶表面可以具有沿X方向的第一宽度和沿I方向的第二宽度。与第一接触部CTl不同，第二接触部CT2和第三接触部CT3的每个的顶表面可以具有彼此基本相等的第一宽度和第二宽度。第二通孔V2和第三通孔V3的每个的顶表面可以具有沿X方向的第一宽度和沿y方向的第二宽度。与长通孔LV不同，第二通孔V2和第三通孔V3的每个的顶表面的第一宽度和第二宽度可以彼此基本相等。
[0079]第二通孔V2和第三通孔V3可以包括与长通孔LV相同的材料。第二通孔V2和第三通孔V3可以从基底100的顶表面设置在与长通孔LV基本相同的水平处。第二导线P2和第三导线P3可以包括与共导线PL相同的材料。第二导线P2和第三导线P3可以从基底100的顶表面设置在与共导线PL基本相同的水平处。如在图3、图4A和图4B中所示，第二通孔V2可以分别设置在第二接触部CT2上，第三通孔V3可以分别设置在第三接触部CT3上。另外，第二通孔V2和第三通孔V3可以彼此分隔开。然而，本发明构思不限于此。在一些实施例中，一个第二通孔V2可以将多个第二接触部CT2电连接到第二导线P2。
[0080]长通孔LV与第二通孔V2和第三通孔V3之间的距离的最小距离(例如，距离d4)可以是沿I方向的最小间距。沿I方向的最小间距可以根据长通孔LV的形状与第二通孔V2和第三通孔V3的形状而变化。沿y方向的最小间距可以等于或不同于沿X方向的最小间距。在本发明构思的一些实施例中，长通孔LV的宽度Wl可以小于共导线PL的宽度W2。因此，能够获得长通孔LV与第二通孔V2和第三通孔V3之间的最小距离。
[0081]图5和图6是示出根据本发明构思的一些实施例的晶体管区域的平面图。在下面的实施例中，出于易于和便于说明的目的，将省略或者简要提及对与在前面实施例中描述的元件相同的元件的描述。
[0082]在图5中，一个长通孔LV沿着共导线PL的延伸方向和第一器件隔离层111的延伸方向延伸，连接到晶体管TR的第一接触部连接到所述一个长通孔LV。共导线PL和第一器件隔离层111具有沿着图1至图3、图4A、图4B和图5中的x方向延伸的线形形状。然而，本发明构思不限于此。在另一个实施例中，共导线PL和第一器件隔离层111可以包括在区域中沿着I方向延伸的部分，如图6所示。
[0083]图7至图10是更详细地示出第一接触部CTl的布置和形状的平面图。
[0084]参照图7，长通孔LV可以设置在第一晶体管TRl和第二晶体管TR2之间。第一晶体管TRl的第一接触部CT1_1的端部和第二晶体管TR2的第二接触部CT1_2的端部可以与长通孔LV的主轴对齐。参照图8，从设置在长通孔LV的一侧的晶体管TR-L延伸的第一接触部CT1_L的端部可以与从设置在长通孔LV的另一侧的晶体管TR-R延伸的第一接触部CT1_R的端部相交替。在y方向上，晶体管TR-L的第一接触部CT1_L的端部的一部分可以不同于晶体管TR-R的第一接触部CT1_R的端部的一部分。
[0085]参照图9，分别设置在长通孔LV的两侧的第一晶体管TRl和第二晶体管TR2可以共用第一合并接触部CT1_M1。换句话说，第一晶体管TRl的第一接触部可以物理地连接到第二晶体管TR2的第一接触部而在这两个接触部之间没有界面。相反，第三晶体管TR3的第一接触部CT1_3可以与第一合并接触部CT1_M1分离。参照图10，设置在长通孔LV的两侧的第一晶体管TRl至第四晶体管TR4可以共用第一合并接触部CT1_M2。如果第一接触部之间的间距小于最小间距，则在图9或图10中所示的合并接触部可以将多个晶体管电连接到一个长通孔LV而无需利用多个掩模的多个图案化工艺。
[0086]图11和图12是示出根据本发明构思的示例实施例的第一接触部的结构的其他示例的平面图。参照图11，第一接触部CTl可以包括在长通孔LV下邻接晶体管TR的第一部分SI和从第一部分SI延伸的第二部分S2。在一些实施例中，当从平面图中观看时，第一接触部CTl可以呈T状。换句话说，第二部分S2的沿着X方向的宽度可以大于第一部分SI的沿着X方向的宽度。由于第二部分S2具有相对大的宽度，所以在第一接触部CTl和长通孔LV之间可以形成充足的信号通道。例如，第二部分S2的宽度可以在大约30nm至大约40nm的范围内。例如，第一接触部CTl的沿着y方向的宽度可以是大约IOOnm或者更小。
[0087]图12示出了还包括沿着y方向从第二部分S2突出的部分的第一接触部CT1。根据本发明构思的一些实施例，第一接触部CTl的形状不限于图11和图12中示出的形状。第一接触部CTl可以以各种方式修改成具有与长通孔LV叠置并且具有相对大的宽度的部分。
[0088]图13A、图13B、图14A和图14B是示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。图13A和图14A是沿着图3的线A-Ai截取的剖视图，图13B和图14B是沿着图3的线B-B'截取的剖视图。
[0089]参照图13A和图13B，可以形成从基底100突出的鳍状部分F。可以在基底100中形成器件隔离层111和110，然后可以去除器件隔离层111和110的上部以形成鳍状部分F。可选择地，可以对基底100的被器件隔离层111和110暴露的顶表面执行外延生长工艺，从而形成鳍状部分F。器件隔离层111和110可以包括第一器件隔离层111和第二器件隔离层110。第一器件隔离层111可以比第二器件隔离层110厚。形成器件隔离层111和110的步骤可以包括多道蚀刻工艺和多道沉积工艺。[0090]可以在鳍状部分F上顺序地形成绝缘层和导电层，然后可以对导电层和绝缘层执行图案化工艺，从而形成栅介电层121和栅电极125。栅介电层121可以包括氧化硅层、氮氧化硅层或高k介电层中的至少一种。高k介电层的介电常数大于氧化硅层的介电常数。栅电极125可以包括掺杂半导体、金属或导电金属氮化物中的至少一种。可以分别在栅电极125的两侧形成第一掺杂区域131和第二掺杂区域132。第一掺杂区域131和第二掺杂区域132可以通过离子注入工艺形成。可以在第一掺杂区域131和第二掺杂区域132上分别形成金属硅化物层141和142。可以在掺杂区域131和132上形成金属层，然后可以对金属层执行热处理工艺以形成金属硅化物层141和142。在一些实施例中，可以省略金属硅化物层141和142的形成工艺。
[0091]在鳍状部分F之间形成第一层间绝缘层191之后，可以形成第二层间绝缘层192以覆盖鳍状部分F。在一些实施例中，第一层间绝缘层191和第二层间绝缘层192可以分别通过化学气相沉积(CVD)工艺形成。第一层间绝缘层191和第二层间绝缘层192可以分别包括氧化硅层。可以在第一层间绝缘层191和第二层间绝缘层192之间设置蚀刻停止层。蚀刻停止层可以具有相对于第一层间绝缘层191和第二层间绝缘层192的蚀刻选择性。例如，蚀刻停止层可以包括氮化硅层。
[0092]可以形成第一接触部CT1、第二接触部CT2和第三接触部CT3以穿透第二层间绝缘层192和/或第一层间绝缘层191。第一接触部CTl可以形成在第一掺杂区域131上，第二接触部CT2可以形成在第二掺杂区域132上。第三接触部CT3可以形成在栅电极125上。可以形成接触孔以穿透第二层间绝缘层192和/或第一层间绝缘层191，然后可以在接触孔中沉积掺杂半导体、金属或金属氮化物，从而形成第一接触部CTl至第三接触部CT3。在一些实施例中，沉积工艺可以是CVD工艺或溅射工艺。可以将第一接触部CTl形成为从第一掺杂区域131延伸到第一器件隔离层111上。
[0093]参照图14A和图14B，可以在具有接触部CTl、CT2和CT3的所得结构上顺序地形成第三层间绝缘层193、蚀刻停止层194和第四层间绝缘层195。蚀刻停止层194可以包括相对于第三层间绝缘层193和第四层间绝缘层195具有蚀刻选择性的材料。在一些实施例中，如果第三层间绝缘层193和第四层间绝缘层195是氧化硅层，则蚀刻停止层194可以是
氮化娃层。
[0094]可以形成凹进区域RS以包括穿透第三层间绝缘层193的过孔144和穿过第四层间绝缘层195的沟槽143。在基底100上可以形成多个凹进区域RS。在一些实施例中，通孔144和沟槽143的形成工艺可以是双镶嵌工艺(dual damascene process)的一部分。在实施例(例如，沟槽优先方法)中，可以对第一层间绝缘层195进行蚀刻，直到使蚀刻停止层194暴露，然后可以形成过孔144以穿透蚀刻停止层194和第三层间绝缘层193。在一些实施例(例如，过孔优先方法)中，可以形成过孔144以连续地穿透第四层间绝缘层195、蚀刻停止层194和第三层间绝缘层193，然后可以蚀刻第四层间绝缘层195以形成暴露蚀刻停止层194的沟槽143。在一些实施例中，过孔144和沟槽143可以通过自对准双镶嵌工艺形成。
[0095]再参照图4A和图4B，可以在过孔144和沟槽143中形成导电材料。结果，可以在过孔144中分别形成通孔LV、V2和V3，并且可以在沟槽143中分别形成导线PL、P2和P3。换句话说，通孔LV、V2和V3与导线PL、P2和P3可以同时由相同的导电材料形成。[0096]图15A和图15B是示出根据本发明构思的其他实施例的制造半导体装置的方法的剖视图。在本实施例中，出于易于和便于说明的目的，将省略或者简要提及对与在前面实施例中描述的元件相同的元件的描述。
[0097]在一些实施例中，通孔LV、V2和V3可以独立于导线PL、P2和P3形成。在一些实施例中，在将LV、V2和V3形成为穿透第三层间绝缘层193之后，可以在通孔LV、V2和V3上形成第四层间绝缘层195。然后，可以形成导线PL、P2和P3以穿透第四层间绝缘层195。可以将共导线PL的底表面形成为与长通孔LV的顶表面接触。通孔LV、V2和V3可以由与导线PL、P2和P3相同的材料形成。在一些实施例中，通孔LV、V2和V3可以由与导线PL、P2和P3不同的材料形成。
[0098]如上所述，晶体管的活性区域可以呈鳍状。然而，本发明构思不限于此。活性区域的形成可以进行各种修改。图16示出了根据本发明构思的一些实施例的半导体装置的活性区域的另一示例。在本实施例中，晶体管的活性区域ACT的横截面可以具有包括邻接基底100的颈部部分NC和宽度比颈部部分NC的宽度宽的主体部分BD的Ω (欧米伽)形状。可以在活性区域ACT上顺序地设置栅介电层⑶和栅电极GE。栅电极GE的一部分可以在活性区域ACT的下方(即，主体部分BD)延伸。
[0099]图17示出了根据本发明构思的一些实施例的半导体装置的活性区域的又一示例。在本实施例中，晶体管可以包括具有与基底100分离的纳米线形状的活性区域ACT。栅介电层⑶和栅电极GE可以顺序地设置在活性区域ACT上。栅电极GE可以在活性区域ACT和基底100之间延伸。
[0100]图18是示出了根据本发明构思的一些实施例的包括半导体装置的电子系统的示例的示意性框图。
[0101]参照图18，根据本发明构思的一些实施例的电子系统1100可以包括控制器1110、输入/输出(I/o)单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两个可以通过数据总线1150相互通信。数据总线1150可以对应于电子信号传输所通过的路径。
[0102]控制单元1110可以包括微处理器、数字信号处理器、微控制器或另一个逻辑装置中的至少一种。所述另一个逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任何一种的功能相似的功能。I/o单元1120可以包括按键、键盘和/或显示单元在内。存储装置1130可以存储数据和/或命令。接口单元1140可以向通信网络传输电气数据或者可以从通信网络接收电气数据。接口单元1140可以通过无线或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。虽然在图中没有示出，但是电子系统1100还可以包括快速DRAM装置和/或快速SRAM装置，所述快速DRAM装置和/或快速SRAM装置用作用于改善控制器1110的操作的缓冲存储器。根据本发明构思的实施例的半导体装置可以设置到存储装置1130、控制器1110和/或I/O单元1120中。
[0103]电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络书写板、无线电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以通过无线接收或发送信息数据。
[0104]根据本发明构思的一些实施例，可以设置将多个接触部连接到导线的长通孔而无需使用多个掩模。[0105] 虽然已经参照示例实施例描述了本发明构思，但是对本领域技术人员来说将显而易见的是，可以进行各种改变和修改而不脱离本发明构思的精神和范围。因此，应当理解的是，上述实施例并非是限制性的，而是说明性的。因此，本发明构思的范围要由权利要求和它们的等同物的最宽泛的容许解释来确定，并且不应限制或受限于前面的描述。
【权利要求】
1.一种半导体装置，所述半导体装置包括: 多个晶体管，位于基底上，所述多个晶体管包括第一掺杂区域； 第一接触部，沿着第一方向从第一掺杂区域延伸； 长通孔，位于第一接触部上，长通孔共同连接到彼此相邻的多个第一接触部；以及；共导线，位于长通孔上并且沿着与第一方向交叉的第二方向延伸，共导线通过长通孔和所述多个第一接触部使第一掺杂区域彼此电连接。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括位于基底中的器件隔离层， 其中，共导线与器件隔离层竖直地叠置；以及 其中，共导线沿着器件隔离层延伸。
3.根据权利要求2所述的半导体装置，其中，所述器件隔离层包括: 第一器件隔离层，位于共导线下面并且沿着共导线延伸；以及 第二器件隔离层，限定基底的活性区域， 其中，第一器件隔离层在相对于基底垂直的方向上比第二器件隔离层厚。
4.根据权利要求3所述的半导体装置，其中，所述多个晶体管设置在第一器件隔离层的两侧；以及 其中，第一接触部延伸到第一器件隔离层上。
5.根据权利要求3所述`的半导体装置，其中，设置在第一器件隔离层的侧部的晶体管的第一接触部的端部在共导线的延伸方向上彼此对齐。
6.根据权利要求1所述的半导体装置，其中，长通孔包括与共导线的材料相同的材料；以及 其中，在长通孔和共导线之间不存在界面。
7.根据权利要求1所述的半导体装置，其中，长通孔的顶表面与共导线的底表面接触。
8.根据权利要求1所述的半导体装置，其中，长通孔的顶表面被共导线完全覆盖。
9.根据权利要求1所述的半导体装置，其中，长通孔的沿着第一方向的宽度小于共导线的沿着第一方向的宽度。
10.根据权利要求9所述的半导体装置，其中，长通孔的沿着第一方向的宽度小于长通孔的沿着第二方向的宽度。
11.根据权利要求1所述的半导体装置，其中，长通孔的厚度比第一接触部的厚度大2倍至4倍。
12.根据权利要求1所述的半导体装置，其中，所述长通孔包括多个长通孔；以及 其中，所述多个长通孔沿着第二方向彼此分隔开。
13.根据权利要求12所述的半导体装置，其中，所述多个长通孔之间的距离等于或大于所述多个晶体管的栅极之间的最小间距的两倍。
14.根据权利要求12所述的半导体装置，其中，所述多个长通孔之间的距离大于连接到长通孔之一的第一接触部之间的距离。
15.根据权利要求1所述的半导体装置，其中，连接到长通孔之一的一些第一接触部彼此物理连接。
16.根据权利要求1所述的半导体装置，其中，至少一个第一接触部包括:第一部分； 第二部分，从第一部分延伸并在长通孔下面延伸， 其中，第二部分的宽度大于第一部分的宽度。
17.根据权利要求1所述的半导体装置，其中，所述多个晶体管还包括第二掺杂区域， 其中，半导体装置还包括: 第二接触部，位于第二掺杂区域上；以及 第三接触部，位于所述多个晶体管的栅电极上。
18.根据权利要求17所述的半导体装置，所述半导体装置还包括: 第二通孔，位于第二接触部上；以及 第三通孔，位于第三接触部上， 其中，第二通孔和第三通孔从基底的顶表面与长通孔位于基本相同的水平。
19.根据权利要求18所述的半导体装置，其中，长通孔与第二通孔或第三通孔之间的距离等于或大于栅电极之间的最小间距。
20.根据权利要求18所述的半导体装置，其中，所述半导体装置还包括: 第二导线，位于第二通孔上；以及 第三导线，位于第三通孔上， 其中，第二导线和第三导线`从基底的顶表面与共导线位于基本相同的水平。
21.根据权利要求1所述的半导体装置，其中，所述多个晶体管包括同一导电类型的晶体管。
22.根据权利要求1所述的半导体装置，其中，所述多个晶体管是NMOS晶体管；以及 其中，第一掺杂区域是所述多个晶体管的源极区域。
23.根据权利要求1所述的半导体装置，其中，所述多个晶体管是PMOS晶体管；以及 其中，第一掺杂区域是所述多个晶体管的漏极区域。
24.一种半导体装置，所示半导体装置包括: 器件隔离层，位于基底中并沿着一个方向延伸； 多个晶体管，位于所述器件隔离层的两侧，所述多个晶体管包括第一掺杂区域； 第一接触部，从第一掺杂区域延伸到器件隔离层上； 长通孔，设置在第一接触部上，长通孔共同连接到彼此相邻的多个第一接触部；以及 共导线，连接到长通孔的顶表面，所述共导线沿着器件隔离层延伸。
25.根据权利要求24所述的半导体装置，其中，第一接触部沿着与共导线的延伸方向交叉的方向延伸。
26.根据权利要求24所述的半导体装置，其中，共导线电连接到第一掺杂区域。
27.根据权利要求24所述的半导体装置，其中，长通孔的顶表面与共导线的底表面接触；以及 其中，长通孔的顶表面被共导线完全覆盖。
28.根据权利要求24所述的半导体装置，其中，在与共导线的延伸方向交叉的方向上长通孔的宽度小于共导线的宽度。
29.根据权利要求24所述的半导体装置，其中，长通孔包括多个长通孔，以及 其中，所述多个长通孔沿着共导线的延伸方向彼此分隔开。
30.根据权利要求29所述的半导体装置，其中，所述多个长通孔之间的距离等于或大于所述多个晶体管的栅极之间的最小间距的两倍。
31.根据权利要求29所述的半导体装置，其中，所述多个长通孔之间的距离大于连接到长通孔之一的第一接触部之间的距离。
32.根据权利要求24所述的半导体装置，其中，连接到长通孔之一的一些第一接触部彼此物理连接。
33.一种半导体装置，所述半导体装置包括: 多个晶体管，位于基底上并包括第一掺杂区域； 接触部，沿着一个方向从第一掺杂区域延伸，以及 共导线，位于接触部上并沿着与所述一个方向交叉的方向延伸，共导线电连接到第一掺杂区域， 其中，共导线包括从共导线的底表面朝向基底突出的长通孔；以及 其中，共导线的长通孔共同`连接到第一接触部的彼此相邻的多个第一接触部。
【文档编号】H01L23/538GK103872014SQ201310653224
【公开日】2014年6月18日 申请日期:2013年12月5日 优先权日:2012年12月10日
【发明者】金昊俊, 朴哲弘, 都桢湖, 沈相必, 尹钟植, 千宽永 申请人:三星电子株式会社