电阻型随机存取存储器和用于控制制造导电元件和阻性元件对应的亚分辨率特征的方法
【专利摘要】本发明是电阻型随机存取存储器和用于控制制造导电元件和阻性元件对应的亚分辨率特征的方法，包括：形成阻性层的堆叠；在形成该阻性层堆叠之前或之后，形成导电层；在该阻性层堆叠或导电层上应用掩膜层；在该掩膜层上形成第一间隔件；并且使用该第一间隔件作为第一掩膜来蚀刻掉该掩膜层的第一部分，以提供剩余部分。该方法还包括：在该阻性层的堆叠或导电层和该掩膜层的剩余部分上形成第二间隔件；蚀刻掉该掩膜层的剩余部分的第二部分，以形成岛形体；并且使用该岛形体作为第二掩膜来蚀刻该阻性层的堆叠，以形成存储器的阻性元件，并且蚀刻该导电层，以形成该存储器的导电元件。
【专利说明】电阻型随机存取存储器和用于控制制造导电元件和阻性元件对应的亚分辨率特征的方法
[0001]相关串请的交叉引用
[0002]本申请要求于2012年12月14日提交的美国临时专利申请61/737512的优先权。以上引用的申请的完整公开通过引用合并入本文。
【技术领域】
[0003]本发明涉及电阻型随机存取存储器(RRAM)和制造RRAM的方法。
【背景技术】
[0004]本文提供的【背景技术】描述的目的是对本公开的背景情况作一般性的说明。此处指名的发明人的工作，即，已在此【背景技术】部分中作出描述的工作以及可能尚未成为申请日之前的现有技术的说明书的一些方面，无论是以明确或隐含的方式均不被视为相对于本公开的现有技术。
[0005]随机存取存储器(RAM)是计算机数据存储的一种形式，其中可以以任何随机顺序直接存取在随机存取存储器中存储的数据。有各种类型的RAM，包括电阻型随机存取存储器(RRAM)。图1-2示出了电阻型随机存取存储器(RRAM) 10，其包括由阻性元件14提供的存储器单元的阵列12。可以通过存取器件16存取阻性元件14。存取器件16可以包括例如互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、二极管，等等。阻性元件14中的每一个具有对应的导电元件18 (例如通孔或接触件)。每一个阻性元件14可以被称作一个堆叠，并且包括第一(或底部)电极20、可变阻性层22、收集层24和第二(或顶部)电极26。可变阻性层22可以包括例如过渡金属氧化物。收集层22可以包括例如活性金属。导电元件18实施为在堆叠14上的导电层。可以在(i)存取器件16和(ii)堆叠14之间设置导电元件18。备选地，可以在堆叠14的相对侧设置导电元件18作为存取器件
16。两个或更多个导电元件18可以通过上一级互连(示出了单个互连30)相互连接。
[0006]传统上，使用小型化方法(包括使用光刻胶的诸如电子束光刻或极紫外(EUV)光亥IJ)来图形化所述阻性元件14和导电元件18。这些方法使用低产量技术，该方法包括使用相应的掩膜和蚀刻工艺分别图形化所述阻性元件14和导电元件18。该方法导致在阻性元件14和导电元件18之间的元件失准和元件失配。
[0007]元件失准指在导电元件和阻性元件之间的横向失准，如图1中失准差值X所示。元件失配指导电元件和对应的阻性元件的边和形状的不同。由于使用的光刻技术，造成阻性元件14和导电元件18具有(i)粗糙的和/或锯齿状的边，以及(ii)不同形状的接触面。例如，阻性元件14的第一接触面32的形状与导电元件18的第二接触面34的形状不同。因此第一接触面32与第二接触面34不匹配。在图1中示出了阻性元件14和导电元件18的不同形状，正方形代表阻性元件14，而圆形代表导电元件18。阻性元件14和导电元件18的实际形状可以不同并且通常不规则。元件失准和元件失配使得与组形元件14和导电元件18相关的电阻增加，并且负面地影响RRAMlO的性能。
【发明内容】
[0008]提供了一种方法，包括:形成阻性层的堆叠；在形成阻性层堆叠之前或之后，形成导电层；在(i)阻性层的堆叠或(ii)导电层上应用掩膜层；在掩膜层上形成第一间隔件；并且使用第一间隔件作为第一掩膜来蚀刻掉掩膜层的第一部分，以提供剩余部分。该方法还包括:在(i)阻性层的堆叠或导电层和(ii)掩膜层的剩余部分上形成第二间隔件；蚀刻掉掩膜层的剩余部分的第二部分以形成岛形体；并且使用岛形体作为第二掩膜，(i)蚀刻阻性层的堆叠，以形成存储器的阻性元件，以及(ii)蚀刻导电层，以形成存储器的导电元件。
[0009]在其它特征中，提供了一种方法，该方法包括:在存取器件上形成阻性层堆叠；在阻性层上应用导电层；在导电层上应用掩膜层；在掩膜层上形成间隔件；使用间隔件作为第一掩膜来蚀刻掩膜层，以提供岛形体；并且使用岛形体作为第二掩膜，(i)蚀刻阻性层堆叠以形成阻性元件，以及(ii)蚀刻导电层，以形成导电元件，其中阻性元件提供存储器单
J Li ο
[0010]在其它特征中，提供了一种存储器，该存储器包括阻性元件和导电元件。阻性元件提供了存储器单元阵列，其中阻性元件包括第一接触表面。导电元件包括通孔或触点。导电元件包括第二接触表面。阻性元件于对应的导电元件接触，以提供元件对。在针对所述元件对中的每个元件对使用单个掩膜的同一时段，蚀刻所述元件对。蚀刻元件对的结果是，第二接触表面匹配并且对准对应的第一接触表面。
[0011]本公开适用的其它领域将通过详细描述、权利要求和附图变得显而易见。详细描述和具体示例仅意在说明，而不是意在限制本公开的范围。
【专利附图】
【附图说明】
[0012]图1是传统RRAM的顶视图。
[0013]图2是通过图1的截面线A-A的截面侧视图。
[0014]图3图示了根据本发明的多个实施例的RRAM的制造方法，该RRAM包括对应的阻性元件和导电元件。
[0015]图4是在初始形成阻性层、导电层和硬掩膜层后的部分RRAM的顶视图。
[0016]图5是通过图4的截面线B-B的截面侧视图。
[0017]图6是在形成第一薄膜层后，第一掩膜和部分RRAM的顶视图。
[0018]图7是通过图6的截面线C-C的截面侧视图。
[0019]图8是形成第二薄膜层后的部分RRAM的顶视图。
[0020]图9是通过图8的截面线D-D的截面侧视图。
[0021]图10是蚀刻第二薄膜层后的部分RRAM的顶视图。
[0022]图11是通过图10的截面线E-E的截面侧视图。
[0023]图12是蚀刻硬掩膜层后的部分RRAM的顶视图。
[0024]图13是通过图12的截面线F-F的截面侧视图。
[0025]图14是移除第二薄膜层剩余部分以提供第一间隔件后，部分RRAM的顶视图。
[0026]图15是通过图14的截面线G-G的截面侧视图。[0027]图16是形成第三薄膜层后，第二掩膜和部分RRAM的顶视图。
[0028]图17是通过图16的截面线H-H的截面侧视图。
[0029]图18是形成第四薄膜层以提供第二间隔件后的部分RRAM的顶视图。
[0030]图19是通过图18的截面线1-1的截面侧视图。
[0031]图20是蚀刻第四薄膜层并且移除第三薄膜层后的部分RRAM的顶视图。
[0032]图21是通过图20的截面线J-J的截面侧视图。
[0033]图22是蚀刻硬掩膜层的剩余部分后的部分RRAM的顶视图。
[0034]图23是通过图22的截面线K-K的截面侧视图。
[0035]图24是蚀刻第四薄膜层以便以岛形体的形式提供硬掩膜层的剩余部分后，部分RRAM的顶视图。
[0036]图25是通过图24的截面线L-L的截面侧视图。
[0037]图26是蚀刻阻性层和导电层后的部分RRAM的顶视图。
[0038]图27是通过图26的截面线M-M的截面侧视图。
[0039]图28是应用隔离层后的部分RRAM的顶视图。
[0040]图29是通过图28的截面线N-N的截面侧视图。
[0041]图30是移除部分隔离层并移除掩膜层岛形体后，部分RRAM的顸视图。
[0042]图31是通过图30的截面线0-0的截面侧视图。
[0043]图32是形成互连后的部分RRAM的顶视图。
[0044]图33是通过图32的截面线P_P的截面侧视图。
[0045]在附图中，附图标记可能被重复使用以指代相似和/或相同的元件。
【具体实施方式】
[0046]本文公开了包括RRAM的阻性元件(或堆叠)和导电元件(例如通孔或接触)的形成的方法。该方法包括形成间隔件以及在单个步骤中图形化(或刻蚀)阻性层和导体层。使用单个形成的掩膜，将阻性层和导电层一起图形化。使用所形成的间隔件以提供掩膜。然后使用掩膜来图形化阻性层和导电层。该图形化提供了对阻性元件和导电元件的亚分辨率特征的控制。亚分辨率特征指小于特征图形化工具的分辨率限制的特征。阻性元件和导电元件的亚分辨率特征可以包括例如阻性元件和导电元件的尺寸、形状和边的粗糙度。该方法包括蚀刻和化学汽相沉积(CVD)而不是使用传统光刻和光刻胶技术。这就最小化了和/或消除了元件失准和元件失配。其结果是，阻性元件和导电元件对位并且接触表面匹配。这就最小化了对应的RRAM的电阻，改善了 RRAM的可靠性并且提高了 RRAM的性能。
[0047]图3图示了包括对应的阻性元件和导电元件的RRAM的制造方法。尽管对下列任务的描述主要是关于图4-33的实施方式，可以改变该任务以应用到本发明的其它实施方式。该方法从100开始。
[0048]根据图3，图4-5示出了在任务102后的RRAM的部分90的状态的顶视图和截面图。在102，在存取器件112(在图4-5中以及在下列图表中每一个被标识为112的方框可以包括多个存取器件)的阵列110上形成阻性层104、导电层106和硬掩膜层108。存取器件112可以包括例如晶体管(例如CMOS晶体管和/或BJT晶体管)、二极管、字线、导电元件(例如，导线、通孔、触点，等等)或其它电子部件。这在图32-33中被进一步描述。[0049]可以在存取器件上设置和应用阻性层104以形成堆叠。阻性层可以包括第一(或底部)电极层114、可变阻性层116、收集层118和第二(或顶部)电极层120。电极层114、120可以由例如氮化钛TiN形成和/或包括例如氮化钛TiN。在一个实施中，在随后的任务中蚀刻第二电极层120以提供电极，该电极可以连接到位线。可变阻性层116可以由例如过渡金属氧化物(例如二氧化铪HfO2)形成和/或包括例如过渡金属氧化物(例如二氧化铪Hf02)。收集层118可以由例如活性金属(例如Ti)形成和/或包括例如活性金属(例如Ti)。导电层106可以沉积在阻性层104的堆叠上，并且可以由例如T1、铝Al和/或钨W形成，和/或包括例如T1、铝Al和/或钨W。硬掩膜层108可以沉积在导电层106上，并且可以由例如氮化硅Si3N4和/或TiN形成，和/或包括例如氮化硅Si3N4和/或TiN。导电层106可以比⑴阻性层104和(ii)硬掩膜层108中的一个或更多个更厚。硬掩膜层108可以比⑴阻性层104和(ii)导电层106中的一个或更多个更薄。
[0050]尽管导电层106被示出为设置在阻性层104和硬掩膜层108之间，导电层106可以设置在存取器件112和阻性层104之间。当导电层106设置在阻性层104和硬掩膜层108之间时，为了提供通孔，在随后的任务中可以蚀刻导电层106。当导电层106设置在阻性层104和硬掩膜层108之间时，在随后的任务中可以蚀刻导电层106以提供触点。
[0051]根据图3，图6-7示出了在任务130后的RRAM的部分90的状态的顶视图和截面图。图6-7示出了阻性层104、导电层106、硬掩膜层108、存取器件112、第一薄膜层134和第一掩膜134。在130,形成第一薄膜层132。第一掩膜134具有开口 136并可用于形成且图形化所述第一薄膜层132。可以基于预定的RRAM的存储器单元布局而提供或形成第一掩膜134。可以使用第一掩膜134在硬掩膜层108上沉积第一薄膜层132。可以使用CVD或其它沉积技术(诸如物理气相沉积(PVD))形成第一薄膜层132。第一薄膜层132可以由例如二氧化硅SiO2和/或碳化硅SiC形成，和/或包括例如二氧化硅SiO2和/或碳化硅SiC。
[0052]根据图3，图8-9示出了在任务140后的RRAM的部分90的状态的顶视图和截面图。图8-9示出了阻性层104、导电层106、硬掩膜层108、存取器件112、第一薄膜层132和第二薄膜层142。在140，在第一薄膜层132和硬掩膜层108的上方应用第二薄膜层142。可以使用CVD、PVD或其它适合的沉积技术在第一薄膜层132和硬掩膜层108上沉积第二薄膜层142。第二薄膜层142由不同于第一薄膜层132的材料形成。第二薄膜层142可以由例如碳掺杂氮化硅Si3N4形成，和/或包括例如碳掺杂氮化硅Si3N4。正如在以下的任务150中进行的，通过由与第一薄膜层132不同的材料形成第二薄膜层142，可以在保留第二薄膜层142的至少一部分的同时移除第一薄膜层132。
[0053]根据图3，图10-11示出了在任务150后的RRAM的部分90的状态的顶视图和截面图。图10-11示出了阻性层104、导电层106、硬掩膜层108、存取器件112和第二薄膜层142的剩余部分152。在150，蚀刻第一薄膜层132和第二薄膜层142以提供第一间隔件152 (即第二薄膜层142的剩余部分)。第一间隔件152是在蚀刻第二薄膜层142后的第二薄膜层142的剩余部分。第一薄膜层132已经被移除。其结果是，第一间隔件152是环形的，并且具有中心开口 154，先前第一薄膜层132位于中心开口 154处。可以使用各向异性蚀刻以移除第一薄膜层132并且蚀刻掉第二薄膜层142的一部分，以提供第一间隔件152。在150执行的蚀刻可以包括湿蚀刻或干蚀刻。[0054]根据图3，图12-13示出了在任务160后的RRAM的部分90的状态的顶视图和截面图。图12-13示出了阻性层104、导电层106、硬掩膜层108的剩余部分162、存取器件112和第一间隔件152.在160，使用第一间隔件152作为掩膜来蚀刻硬掩膜层108，以提供剩余部分162。剩余部分具有中心开口 164。剩余部分162是环形的并且匹配第一间隔件152的环形图案。可以使用各向异性蚀刻以蚀刻掉硬掩膜层108的一部分，以提供剩余部分162。在162执行的蚀刻可以包括干蚀刻。
[0055]根据图3，图14-15示出了任务160后的RRAM的部分90的状态的顶视图和截面图。图14-15示出了阻性层104、导电层106、硬掩膜层108的剩余部分162和存取器件112。在170，移除了第一间隔件152。可以使用各向异性蚀刻以蚀刻掉第一间隔件152。在170执行的蚀刻可以包括湿蚀刻或干蚀刻。
[0056]根据图3，图16-17示出了任务180后的RRAM的部分90的状态的顶视图或截面图。图16-17示出了阻性层104、导电层106、硬掩膜层108的剩余部分162、存取器件112、第三薄膜层182、第三薄膜层182和第二掩膜184。在180，形成第三薄膜层182。可以使用具有开口 186的第二掩膜184以形成并图形化第三薄膜层182。可以基于预定的存储器单元的布局来提供或形成第二掩膜184。可以使用第二掩膜184在导电层106上并在硬掩膜层108的剩余部分162的中心开口 154内沉积第三薄膜层182。第三薄膜层182可以与硬掩膜层108的剩余部分162交迭。可以使用CVD或其它沉积技术(诸如物理气相沉积(PVD))以形成第三薄膜层182。第三薄膜层182可以由例如二氧化硅SiO2和/或碳化硅SiC形成，和/或包含例如二氧化硅SiO2和/或碳化硅SiC。
[0057]根据图3，图18-19示出了任务190后的RRAM的部分90的状态的顶视图和截面图。图18-19示出了阻性层104、导电层106、硬掩膜层108的剩余部分162、第三薄膜层182和第四薄膜层192。在190，形成第四薄膜层192。可以使用CVD、PVD或其它适合的沉积技术在第三薄膜层182和导电层106上沉积第四薄膜层192。第四薄膜层192由与第三薄膜层182不同的材料形成。第四薄膜层192可以由例如碳掺杂氮化硅Si3N4形成，和/或包括例如碳掺杂氮化硅Si3N4。正如在以下的任务200中进行的，通过由与第三薄膜层182不同材料形成第四薄膜层192，可以在保留第四薄膜层192的至少一部分的同时，移除第三薄膜层182。第四薄膜层192包括凸起轮廓区域194，凸起轮廓区域194是由于第四薄膜层覆盖在第三薄膜层182的与硬掩膜层108剩余部分162相交迭的部分上而造成的。
[0058]根据图3，图20-21示出了任务200后的RRAM的部分90的状态的顶视图和截面图。图20-21示出了阻性层104、导电层106、硬掩膜层108的剩余部分162、存取器件112、第三薄膜层182的剩余部分201和第四薄膜层192的剩余部分202。在200，蚀刻第三薄膜层182和第四薄膜层192以提供第二间隔件203，第二间隔件203包括第三薄膜层182的剩余部分201和第四薄膜层192的剩余部分202。第二间隔件203是环形的。间隔件162、203中的每一个是矩形的。硬掩膜层108的剩余部分162在第一方向上延伸。第二间隔件203在垂直于第一方向的第二方向上延伸。可以使用各向异性蚀刻来蚀刻第三薄膜层182和第四薄膜层192以提供第二间隔件203。在200执行的蚀刻可以包括干蚀刻。
[0059]根据图3，图22-23示出了任务210后的RRAM的部分90的状态的顶视图和截面图。图22-23示出了阻性层104、导电层106、存取器件112、第二间隔件203和硬掩膜层岛形体212。在210，使用第二间隔件203作为掩膜来蚀刻(如图20和图21所示的)硬掩膜层108的剩余部分162，以提供硬掩膜层岛形体212。可以使用各向异性蚀刻以蚀刻掉剩余部分162的一部分，以提供硬掩膜层岛形体212。在210执行的蚀刻可以包括湿蚀刻或干蚀刻。
[0060]根据图3，图24-25示出了任务220后的RRAM的部分90的状态的顶视图和截面图。图24-25示出了阻性层104、导电层106、存取器件112和硬掩膜层岛形体212。在220，移除或(蚀刻掉)第二间隔件203以使在导电层106上的剩余元件为硬掩膜层岛形体212。由于先前的多个蚀刻步骤160和210以及间隔件162、203的使用，硬掩膜层岛形体212的边222是光滑的。
[0061]根据图3，图26-27示出了任务230后的RRAM的部分90的状态的顶视图和截面图。图26-27示出了阻性层104的剩余部分232、导电层106的剩余部分234、存取器件112和硬掩膜层岛形体212。在230，使用硬掩膜层岛形体212作为掩膜来蚀刻阻性层104和导电层106。可以使用各向异性蚀刻以移除阻性层104的暴露部分，以提供剩余部分232、234。在230执行的蚀刻可以包括湿蚀刻或干蚀刻。这就提供了阻性元件236(即剩余部分232的堆叠，每个堆叠都是阻性元件)和导电元件(即剩余部分234)，其截面区域相互匹配并且和硬掩膜层岛形体237的截面区域匹配。阻性元件中的每一个包括第一电极235、可变阻性元件237、金属元件238和第二电极239。第二电极239可以连接到位线。
[0062]如上所述的对阻性层104和导电层106的蚀刻提供了阻性元件236和导电元件234，阻性元件236和导电元件234具有相应的相互匹配并且相互对准的接触表面。阻性元件的一个示例的接触表面被限定为241。导电元件的一个示例的接触表面被限定为243。由于使用了相同的对应掩膜，包括每对接触表面(例如接触表面241、243对)的形状和尺寸的图案，相互匹配并且对准。在单一任务中出现了对阻性层104和导体层106的蚀刻。因此，对阻性层101的蚀刻和对导体层106的蚀刻出现在相同时间段中。具有对应接触表面区域的接触表面的尺寸相同。
[0063]根据图3，图28-29示出了任务240后的RRAM的部分90的状态的顶视图和剖面图。图28-29示出了阻性元件236、导电元件234、存取器件112、硬掩膜层岛形体212和电介质隔离薄膜(或隔离)层242。在240，在阻性元件236和导电元件234上方沉积电介质隔离薄膜，以提供隔离层242。阻性元件236的部分和导电元件234的部分被封装在电介质隔离薄膜中，以将与每一个堆叠相连的导电元件和阻性元件从其它堆叠的其他导电元件和阻性元件隔离开。
[0064]根据图3，图30-31示出了任务250后的RRAM的部分90的状态的顶视图和截面图。图30-31示出了阻性元件236、导电元件234、存取器件112和电介质隔离层(或隔离)层242。在250，移除了硬掩膜层岛形体212。可以使用各向异性蚀刻以移除硬掩膜岛形体212。该蚀刻可以包括湿蚀刻或干蚀刻。可以使用化学机械平坦化以蚀刻和/或抛光RRAM的顶表面，以暴露导电兀件234。
[0065]根据图3，图32-33示出了任务260后的RRAM的部分90的状态的顶视图和截面图。图32-33示出了阻性元件236、导电层234、存取器件112、隔离层242和互连262。在260,形成互连262。可以执行金属化以在顶表面的部分上形成互连。该互连将导电兀件234中的两个或更多个导电元件相互连接。该互连可以包括金属诸如T1、铝Al和/或钨W。该方法可以在270结束。[0066]阻性层236的电极235可以连接到晶体管。仅作示例，单个晶体管280被示出具有漏极282、源极284和栅极286。漏极282连接到电极235中的一个。源极284可以连接到例如接地参考288。栅极286可以连接到字线290。
[0067]在上述任务中，硬掩膜层108的剩余部分162的直的光滑的边以及第二间隔件203的直的光滑的边提供了在蚀刻任务中使用的掩膜，以提供阻性元件和导电元件的直的光滑的边。阻性元件的边与导电元件的相应的边对准。
[0068]本发明的其它方面涉及下列内容中的一项或更多项内容。
[0069]本文描述了一种方法，该方法包括:形成阻性层堆叠；在形成阻性层堆叠之前或之后，形成导电层；在(i)阻性层堆叠或(ii)导电层上应用掩膜层；在掩膜层上形成第一间隔件；并且使用第一间隔件作为第一掩膜来蚀刻掉掩膜层的第一部分，以配置剩余部分。该方法还包括:在(i)阻性层堆叠或导电层以及(ii)掩膜层的剩余部分上，形成第二间隔件；蚀刻掉掩膜层的剩余部分的第二部分，以形成岛形体；并且使用岛形体作为第二掩膜，
(i)蚀刻阻性层堆叠以形成存储器的阻性元件，以及(ii)蚀刻导电层以形成存储器的导电元件。
[0070]第一间隔件的形成可以包括:在掩膜层上应用第一薄膜层；并且蚀刻第一薄膜层以提供第一间隔件。第二间隔件的形成可以包括:在(i)掩膜层和(ii)阻性层堆叠或导电层上应用第二薄膜层；并且蚀刻第二薄膜层以提供第二间隔件。第一间隔件和第二间隔件中的每一个间隔件可以是环形的。
[0071]第二间隔件的形成可以包括:在(i)掩膜层和(ii)阻性层堆叠或导电层上应用薄膜层；并且蚀刻薄膜层，以提供第二间隔件。
[0072]该方法还可以包括:蚀刻掉掩膜层的剩余部分的第二部分，以形成岛形体；并且使用岛形体作为掩膜，(i)蚀刻阻性层堆叠以形成阻性元件，并且(ii)蚀刻导电层以形成导电元件。
[0073]该方法还可以包括:在阻性元件和导电元件上方沉积隔离材料，以封装(i)阻性元件堆叠的一部分和(ii)导电元件的一部分；通过蚀刻掉(i)岛形体和(ii)隔离材料的一部分而暴露导电元件；并且执行金属化，以形成连接导电元件中的两个或更多个导电元件的互连。
[0074]该方法还可以包括:在阻性元件和导电元件上方沉积隔离材料以封装(i)阻性元件的一部分和(ii)导电元件的一部分；并且通过蚀刻掉⑴隔离材料的一部分和(ii)岛状体而暴露导电元件。
[0075]作为一个示例，可以在存取器件上形成阻性层堆叠。存取器件可以包括晶体管和字线。阻性元件包括第一电极和第二电极。第一电极连接到晶体管的漏极。第二电极连接到位线。
[0076]作为另一个示例，在形成阻性层前形成导电层；并且导电单元是触点。
[0077]作为一个示例，在阻性层堆叠形成后形成导电层；并且导电元件是通孔。
[0078]本发明公开了一种方法，并且该方法包括:在存取器件上形成阻性层堆叠；在阻性堆叠上应用导电层；在导电层上应用掩膜层；在掩膜层上形成间隔件；使用间隔件作为第一掩膜来蚀刻掩膜层以提供岛形体；并且使用岛形体作为第二掩膜，(i)蚀刻阻性层堆叠以形成阻性元件，以及(ii)蚀刻导电层以形成导电元件，其中阻性元件提供存储器单J Li ο
[0079]该方法还可以包括:在掩膜层上形成第一薄膜层；蚀刻第一薄膜层以形成第一间隔件；使用第一间隔件作为掩膜来蚀刻掉掩膜层的第一部分，以提供剩余部分；形成第二薄膜层以在(i)导电层和(ii)掩膜层的剩余部分上形成第二间隔件；并且蚀刻掉掩膜层的剩余部分的第二部分，以形成岛形体。
[0080]该方法还可以包括:在阻性元件堆叠和导电元件上方沉积隔离材料，以封装(i)阻性元件的一部分和(ii)导电元件的一部分；并且通过蚀刻掉(i)岛形体和(ii)隔离材料的一部分而暴露导电元件；并且执行金属化以形成连接导电元件中的两个或更多个元件的互连。
[0081]本发明公布了一种存储器，该存储器包括阻性元件和导电元件。阻性元件提供存储器单元阵列，其中阻性元件包括第一接触表面。导电元件包括通孔或触点。导电元件包括第二接触表面。阻性元件与相应的导电元件相接触，以提供元件对。在针对每个元件对使用单个掩膜的同一时段，蚀刻所述元件对。作为蚀刻所述元件对的结果，第二接触表面与相应的第一接触表面匹配并对准。
[0082]作为一个示例，第二接触表面的接触表面区域可以具有与对应的第一接触表面的接触表面区域相同的大小。此外，阻性元件堆叠中的每一个可以包括:第一电极；与第一电极接触的可变电阻；与可变电阻接触的金属元件；以及与金属元件接触的第二电极。
[0083]该存储器还可以包括晶体管，其中:晶体管的漏极连接到阻性元件的第一电极，并且晶体管的栅极连接到字线。第二电极可以连接到位线。
[0084]该存储器还可以包括晶体管，其中晶体管中的每一个与相应的(i)阻性元件或
(ii)导电元件中的一个接触。阻性元件中的电极可以连接到晶体管的栅极。
[0085]上述任务的目的是说明性示例；根据应用，该任务可以在交迭时段中被顺序地、同步地、同时地、连续地或以不同的顺序执行。此外，根据实施和/或事件顺序，可以不执行或跳过该任务中的任何任务。此外，尽管以上任务主要是关于RRAM来描述，可以应用以上任务到其它存储器。
[0086]前述描述本质上仅为示例性的，而绝非旨在限制本公开、其应用或使用。可以以各种形式实现本公开的广泛教导。因此，尽管本公开包括具体示例，但是本公开的真实的范围不应如此受限，这是因为在研究附图、说明书和所附权利要求后，其它修改将变得明显。本文使用的短语“A、B和C中的至少一个”应当被解释为使用非排它的逻辑或的逻辑(A或B或C)。应当理解，在不改变本发明的原理的前提下，可以以不同顺序(或者同时)执行方法中的一个或更多个步骤)。
[0087]尽管在本文中短语“第一”、“第二”、“第三”等等可被用于描述各种层、互连、元件、存取器件和/或部件，这些项目不应限于这些短语。这些短语可能只被用于将一个项目与另一个项目区别。当在本文中使用短语诸如“第一”、“第二”和其它数字短语时，不意味着次序或顺序，除非在文中明确指出。因此，在下文中论述的第一项目可以意指第二项目而不脱离示例实施的教导。
[0088]在以下描述中，使用各种短语以描述部件之间的物理关系。当第一元件被称为是“在......上”、“接合于......”、“连接到......”、“设置在......上”、“在......上应
用”或者“耦合到......”时，第一元件可以是直接在第二元件上、直接固定于第二元件上、直接连接到第二元件、直接设置在第二元件上、直接在第二元件上应用或者直接耦合到第
二元件，或者可能存在介于其间的元件。相反地，当元件被称为是“直接在......上”、“直
接接合于......”、“直接设置在......上”、“在......上直接应用”、“直接连接到......”
或者“直接耦合到......”另一个元件时，此处不存在介于其间的元件。其它用于描述元
件之间关系的词语应按此方式解释(例如，“在......之间”对“直接在......之间”，“相
邻”对“直接相邻”，等等)。
[0089]本申请中描述的设备和方法可以通过由一个或更多个处理器执行的一个或更多个计算机程序而部分地或完整地被实施。该计算机程序包括处理器可执行指令，该指令被存储在至少一个非临时的、有形的计算机可读媒介上。该计算机程序还可以包括和/或依靠被存储的数据。
【权利要求】
1.一种方法，包括: 形成阻性层的堆叠； 在形成所述阻性层的堆叠之前或之后，形成导电层； 在(i)所述阻性层的堆叠或(ii)所述导电层上应用掩膜层； 在所述掩膜层上形成第一间隔件； 使用所述第一间隔件作为第一掩膜来蚀刻掉所述掩膜层的第一部分，以提供剩余部分； 在(i)所述阻性层的堆叠或所述导电层上和(ii)所述掩膜层的剩余部分上形成第二间隔件； 蚀刻掉所述掩膜层的剩余部分的第二部分以形成岛形体；并且使用所述岛形体作为第二掩膜来(i)蚀刻所述阻性层的堆叠以形成存储器的阻性元件，以及(ii)蚀刻所述导电层以形成所述存储器的导电元件。
2.根据权利要求1所述的方法，其中所述第一间隔件的形成包括: 在所述掩膜层上应用多个第一薄膜层；并且 蚀刻所述多个第一薄膜层，以提供所述第一间隔件。
3.根据权利要求2所述的方法，其中所述第二间隔件的形成包括:` 在(i)所述掩膜层上和(ii)所述阻性层的堆叠或所述导电层上应用多个第二薄膜层；并且 蚀刻所述多个第二薄膜层，以提供所述第二间隔件。
4.根据权利要求1所述的方法，其中: 所述第一间隔件是环形的；并且 所述第二间隔件是环形的。
5.根据权利要求1所述的方法，其中所述第二间隔件的形成包括: 在(i)所述掩膜层上和(ii)所述阻性层的堆叠或所述导电层上应用多个薄膜层；并且 蚀刻所述多个薄膜层以提供所述第二间隔件。
6.根据权利要求1所述的方法，还包括: 蚀刻掉所述掩膜层的剩余部分的所述第二部分，以形成多个岛形体；并且使用所述多个岛形体作为多个掩膜，(i)蚀刻所述阻性层的堆叠以形成多个阻性元件，以及(ii)蚀刻所述导电层以形成多个导电元件。
7.根据权利要求6所述的方法，还包括: 在所述多个阻性元件和所述多个导电元件上方沉积隔离材料，以封装(i)所述阻性元件的堆叠的一部分和(ii)所述多个导电元件的一部分； 通过蚀刻掉(i)所述多个岛形体和(ii)所述隔离材料的一部分而暴露所述多个导电兀件；并且 执行金属化，以形成连接所述多个导电元件中的两个或更多个导电元件的互连。
8.根据权利要求1所述的方法，还包括: 在所述阻性元件和所述导电元件上方沉积隔离材料，以封装(i)所述阻性元件的一部分和(ii)所述导电元件的一部分；并且 通过蚀刻掉(i)所述隔离材料的一部分和(ii)所述岛形体而暴露所述导电元件。
9.根据权利要求1所述的方法，其中: 在存取器件上形成所述阻性层的堆叠； 所述存取器件包括晶体管和字线； 所述阻性元件包括第一电极和第二电极； 所述第一电极连接到所述晶体管的漏极；并且 所述第二电极连接到位线。
10.根据权利要求1所述的方法，其中: 在形成所述阻性层的堆叠之前形成所述导电层；并且 所述导电元件是触点。
11.根据权利要求1所述的方法，其中: 在形成所述阻性层的堆叠之后形成所述导电层；并且 所述导电元件是通孔。
12.—种方法,包括: 在多个存取器件上形成阻性层的堆叠； 在所述阻性层的堆叠上应用导电层； 在所述导电层上应用掩膜层；` 在所述掩膜层上形成多个间隔件； 使用所述多个间隔件作为多个第一掩膜来蚀刻所述掩膜层，以提供多个岛形体；并且使用所述多个岛形体作为多个第二掩膜，(i)蚀刻所述阻性层的堆叠以形成多个阻性元件，以及(ii)蚀刻所述导电层以形成多个导电元件，其中所述多个阻性元件提供多个存储器单元。
13.根据权利要求12所述的方法，还包括: 在所述掩膜层上形成多个第一薄膜层； 蚀刻所述多个第一薄膜层，以形成第一间隔件； 使用所述第一间隔件作为掩膜来蚀刻掉所述掩膜层的第一部分，以提供剩余部分； 形成多个第二薄膜层，以在(i)所述导电层和(ii)所述掩膜层的剩余部分上形成第二间隔件；并且 蚀刻掉所述掩膜层的剩余部分的第二部分，以形成所述多个岛形体。
14.根据权利要求12所述的方法，还包括: 在所述阻性元件的堆叠和所述多个导电元件上方沉积隔离材料，以封装(i)所述多个阻性元件的一部分和(ii)所述多个导电元件的一部分；并且 通过蚀刻掉(i)所述多个岛形体和(ii)所述隔离材料的一部分而暴露所述多个导电兀件；并且 执行金属化，以形成连接所述多个导电元件中的两个或更多个导电元件的互连。
15.—种存储器,包括: 多个阻性元件，其提供存储器单元阵列，其中所述多个阻性元件包括多个第一接触表面；以及 多个导电元件， 其中所述多个导电元件包括多个通孔或多个触点， 所述多个导电元件包括多个第二接触表面， 所述多个阻性元件与所述多个导电元件中的相应的导电元件相接触，以提供多个元件对， 在针对所述多个元件对中的每个元件对使用单个掩膜的同一时段期间，已经蚀刻所述多个元件对，以及 蚀刻所述多个元件对的结果是，所述多个第二接触表面匹配并对准所述多个第一接触表面中的相应的接触表面。
16.根据权利要求15所述的存储器，其中所述多个第二接触表面中的接触表面区域具有与所述多个第一接触表面的对应的接触表面区域相同的尺寸。
17.根据权利要求15所述的存储器，其中所述阻性元件的堆叠中的每一个包括: 第一电极； 可变电阻，与所述第一电极相接触； 金属元件，与所述可变电阻相接触；以及 第二电极，与所述金属元件相接触。
18.根据权利要求17所述的存储器，还包括多个晶体管，其中: 所述多个晶体管的漏极连接 到所述多个阻性元件的所述第一电极； 所述多个晶体管的栅极连接到字线；并且 所述第二电极连接到位线。
19.根据权利要求15所述的存储器，还包括多个晶体管，其中所述多个晶体管中的每一个与Q)所述多个阻性元件中的相应一个阻性元件或(ii)所述多个导电元件中的相应一个导电元件相接触。
20.根据权利要求19所述的存储器，其中所述多个阻性元件的电极连接到所述多个晶体管的栅极。
【文档编号】H01L45/00GK103872246SQ201310680704
【公开日】2014年6月18日 申请日期:2013年12月12日 优先权日:2012年12月14日
【发明者】P·苏塔德加, A·吴, 常润滋, W·李, P·李 申请人:马维尔国际贸易有限公司