半导体器件的制作方法
【专利摘要】本发明涉及一种半导体器件。与二极管分离地设置电势隔离元件。n型低浓度区域被形成在P型层上。第一高浓度N型区域被设置在n型低浓度区域中并且被连接到二极管的阴电极。第二高浓度N型区域被设置在n型低浓度区域中，被布置为与第二导电类型第一高浓度区域隔开，并且被连接到第一电路的电源互连。第一P型区域被形成在n型低浓度区域中，并且其底部被连接到P型层。接地电势被施加到第一P型区域，并且第一P型区域被设置在第一高浓度N型区域的附近。
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于日本专利申请N0.2012-272858，其内容通过弓I用被包含在此。
【技术领域】
[0003]本发明涉及一种半导体器件，并且是一种可应用于例如包括二极管的半导体器件的技术。
【背景技术】
[0004]在半导体器件当中，存在生成电力控制元件的控制信号的一个集成的控制电路。在这样的半导体器件中，电力控制元件的电源电压比控制电路的电源电压高。因此，第二控制电路可以被设置在控制电路和电力控制元件之间以将控制信号输入到电力控制元件。通常，第二控制电路的电源电压等于或者低于电力控制元件的电源电压并且高于控制电路的电源电压。因此，必须与控制电路的电源电压分离地生成第二控制电路的电源电压。
[0005]高耐受电压二极管被用于生成第二控制电路的电源电压的电路。例如，日本未经审查的专利申请公开N0.2012-4460公开一种具有下述结构的二极管。首先，η型外延层被形成在P型衬底上。另外，P型层和被连接到阴电极的η+层被设置在η型外延层中。另外，被连接到阳电极的P+层被设置在P型层中。通过η+层和P型层之间的距离确定二极管的耐受电压。
【发明内容】
[0006]根据本发明人进行的研究，在日本未经审查的专利申请公开N0.2012-4460中公开的结构中找到，由于P型衬底、η型外延层、以及P型层导致形成寄生双极晶体管。当η型外延衬底的电势增加时，寄生双极晶体管开始操作。因为二极管的电流在外延衬底中流动，当二极管操作时，外延衬底的电势增加。因此，当二极管操作时，寄生双极晶体管也操作，并且结果，被泄露到衬底的电流增加。因此，本发明人已经研究具有其中被泄露到衬底的电流小的新结构的高耐受电压二极管。
[0007]从说明书和附图的描述中其它的问题和新的特征将会是显然的。
[0008]在一个实施例中，提供一种半导体器件，其中与二极管分离地设置电势隔离元件。电势隔离元件连接二极管的阴极和第一电路的电源互连。比第一电路的电源电势低的第二电压被施加到二极管的阳极。电势隔离元件包括第一导电类型层、第二导电类型低浓度区域、第二导电类型第一高浓度区域、第二导电类型第二高浓度区域、以及第一导电类型第一区域。第二导电类型低浓度区域被形成在第一导电类型层上。第二导电类型第一高浓度区域被设置在第二导电类型低浓度区域中，并且被连接到二极管的阴极。第二导电类型第二高浓度区域被设置在第二导电类型低浓度区域中，被布置以与第二导电类型第一高浓度区域隔开，并且被连接到第一电路的电源互连。第一导电类型第一区域被形成在第二导电类型低浓度区域中，其下部被连接到第一导电类型层，并且接地电势被施加到第一导电类型第一区域。另外，第一导电类型第一区域被设置在第二导电类型第一高浓度区域的附近。
[0009]根据实施例，二极管具有耐受电压，并且被泄漏给衬底的电流可以被减少。
【专利附图】
【附图说明】
[0010]结合附图，从某些优选实施例的下面的描述中，本发明的上面的和其它的目的、优点以及特征将会更加显而易见，其中:
[0011]图1示出根据第一实施例的半导体器件的配置的平面图；
[0012]图2示出在图1中示出的半导体器件中的信号线的连接关系的视图；
[0013]图3示出在图1中示出的半导体器件的电源线的连接关系的视图；
[0014]图4示出沿着图1的线A-A’截取的截面图；
[0015]图5示出沿着图1的线B-B’截取的截面图；
[0016]图6示出沿着图1的线C-C’截取的截面图；
[0017]图7A至图7C示出图示制造半导体器件的方法的截面图；
[0018]图8A至图8C示出图示制造半导体器件的方法的截面图；
[0019]图9示出图示制造半导体器件的方法的截面图；
[0020]图10示出根据第二实施例的半导体器件的配置的截面图；
[0021]图11示出其中在图10中示出的半导体器件的电势隔离元件被形成的区域的放大图；
[0022]图12A和图12B示出图示根据第一实施例的半导体器件的等势线的模拟结果的视图；
[0023]图13A和图13B示出图示根据第二实施例的半导体器件的等势线的模拟结果的视图；
[0024]图14示出图示根据第三实施例的半导体器件的配置的截面图；
[0025]图15示出其中图11中示出的半导体器件的电势隔离元件被形成的区域的放大图；
[0026]图16A和图16B示出图示根据第三实施例的半导体器件的等势线的模拟结果的视图；以及
[0027]图17示出图示被提供给根据第四实施例的半导体器件的二极管的配置的截面图。
【具体实施方式】
[0028]在此现在将会参考示例性实施例描述本发明。本领域的技术人员将会认识，使用本发明的教导能够完成许多可替代的实施例并且本发明不限于用于说明性目的而图示的实施例。另外，在附图中，相同的附图标记将会被给予相同的组成元件，并且将不会重复其描述。
[0029]第一实施例
[0030]图1示出根据第一实施例的半导体器件SD的配置的平面图。半导体器件SD包括第一电路HVR、二极管FID、以及电势隔离元件VIU0所有的这些被形成在相同的衬底SUB(在附图中未示出)上。在第一电路HVR中，电源电势被设置为第一电压。在二极管FID中，比第一电压低的第二电压被施加给阳电极INC1。电势隔离元件VIU当从平面图来看时位于不同于二极管FID的位置处，并且将二极管FID的阴极电极CE连接到第一电路HVR的电源互连。具体地，电势隔离元件VIU通过互连INC2和互连INC3被连接到二极管FID的阴极电极CE。
[0031]通过从第一电路HVR输出的信号，半导体器件SD控制被连接到外部的电力控制元件，例如，平面型高耐受电压MOS晶体管、垂直型MOS晶体管、双极晶体管、或者绝缘栅双极晶体管(IGBT)。例如，电力控制元件将电力供应给电机。
[0032]此外，半导体器件SD包括第二电路LVR和电平移位元件LST。在第二电路LVR中，电源电势被设置为比第一电压低的第二电压，并且第二电路LVR生成控制电力控制元件的控制信号。通过电平移位元件LST和第一电路HVR控制信号被输入到电力控制元件。另外，第二电路LVR和第一电路HVR在电源电势中是不同的，并且因此这些电路不能够如原样被连接。电平移位元件LST是吸收电源电势中的差的元件，并且连接第二电路LVR和第一电路HVR。另外，电平移位元件LST是，例如，MOS晶体管，并且包括栅电极GE1。另外，在附图中，为了解释在互连INC3中示出栅电极GEl。
[0033]如上所述，第一电路HVR和第二电路LVR在电源电势中是不同的。因此，有必要电气地隔离第一电路HVR和第二电路LVR。在实施例中，电势隔离元件VIU包围第一电路HVR。另外，第二电路LVR被设置在电势隔离元件VIU的外面。因此，通过电势隔离元件VIU电气地隔离第一电路HVR和第二电路LVR。
[0034]另外，通过接地互连GNDl包围电势隔离元件VIU，并且通过接地互连GND2包围二极管FID。
[0035]图2示出图示在图1中示出的半导体器件SD中的信号线的连接关系的视图。电平移位元件LST的栅极被连接到第二电路LVR。另外，电平移位元件LST的源极被接地，并且电平移位元件LST的漏极被连接到第一电路HVR。此外，电平移位元件LST的漏极被连接到第二电路LVR的电源互连。电阻器RES和齐纳二极管ZD被并联地连接在第二电路LVR的电源互连和电平移位元件LST的漏极之间。
[0036]图3示出图示在图1中示出的半导体器件SD的电源线的连接关系的视图。通过二极管FID和电势隔离元件VIU第二电路LVR的电源互连Vcc被连接到第一电路HVR的电源互连VB。另外，电势隔离元件VIU、电平移位元件LST、以及第二电路LVR的接地电势被设置为彼此是公共的(COM)。然而，第一电路HVR的接地电势不同于COM。
[0037]图4示出沿着图1的线A-A’截取的截面图。使用P型衬底SUB形成半导体器件SD0 η型外延层EP被形成在衬底SUB上。另外，互连层被形成在η型外延层EP上。在附图中示出的示例中，互连层包括绝缘中间层INSLl和绝缘中间层INSL2，并且因此互连层具有双层结构。另外，阳电极INCl被形成在第一层的互连层中，并且阴极电极CE、接地互连6冊1、接地互连6冊2、互连INC2、以及互连INC3被形成在第二层的互连层中。阳电极INCl被连接到第二电路的电源互连Vcc。另外，相同的接地电势被施加给接地互连GNDl和接地互连GND2。另外，使用衬底SUB、n型外延层EP、以及互连层形成二极管FID、电势隔离元件VIU、第一电路HVR、以及第二电路LVR的各自的元件。
[0038]首先，将会参考图4和图5描述电势隔离元件VIU的配置。图5示出沿着图1的线B-B’截取的截面图。然而，在图5中，为了解释示出不同于图4的互连INC3的位置。使用衬底SUB形成半导体器件SD。第一导电类型层(P型层PIRl )、第二导电类型低浓度区域(η型低浓度区域LNIR)、第二导电类型第一高浓度区域(第一高浓度N型区域HNIRl )、第二导电类型第二高浓度区域(第二高浓度N型区域HNIR2)、以及第一导电类型第一区域(第一P型区域PIR2)被形成在衬底SUB上面/之上。
[0039]第二导电类型低浓度区域(η型低浓度区域LNIR)被形成在第一导电类型层(P型层PIRl)上。第二导电类型第一高浓度区域(第一高浓度N型区域HNIRl)被设置在第二导电类型低浓度区域(η型低浓度区域LNIR)上，并且被连接到二极管FID的阴极电极CE。第二导电类型第二高浓度区域(第二高浓度N型区域HNIR2)被设置在第二导电类型低浓度区域U型低浓度区域LNIR)中，被布置以与第二导电类型第一高浓度区域分开，并且被连接到第一电路HVR的电源互连VB。第一导电类型第一区域(第一 P型区域PIR2)被形成在第二导电类型低浓度区域(η型低浓度区域LNIR)中，并且其底部被连接到第一导电类型层(P型层PIRl)。接地电势被施加给第一导电类型第一区域(第一 P型区域PIR2)，并且第一导电类型第一区域(第一 P型区域PIR2)位于第二导电类型第一高浓度区域(第一高浓度N型区域HNIRl)的附近。
[0040]在下面的描述中，第一导电类型被称为P型，并且第二导电类型被称为η型。然而，第一导电类型可以是η型并且第二导电类型可以是P型。
[0041]例如，衬底SUB是诸如硅衬底的P型半导体衬底，并且也起P型层PIRl的作用。η型外延层EP被形成在衬底SUB上。在衬底SUB是硅衬底的情况下，η型外延层EP是η型硅层。η型外延层EP的一部分起η型低浓度区域LNIR的作用。
[0042]第一 P型区域PIR2、第一高浓度N型区域HNIRl、以及第二高浓度N型区域HNIR2被形成在η型外延层EP中。通过将杂质离子注入到η型外延层EP中形成这些区域。
[0043]此外，第二 P型区域PIR3也被形成在η型外延层EP中。第二 P型区域PIR3的底部被连接到P型层PIRl (衬底SUB)，并且第二 P型区域PIR3被设置在第二高浓度N型区域HNIR2的附近。
[0044]另外，第一 P型高浓度区域HPIRl被形成在第一 P型区域PIR2的表面层中以降低接触阻抗。通过将P型杂质离子注入到η型外延层EP也形成第一 P型高浓度区域HPIRl。
[0045]另外，元件隔离膜EI被形成在第一高浓度N型区域HNIRl和第二高浓度N型区域HNIR2之间。场板电极FPEl和FPE2被形成在元件隔离膜EI上以便使电势隔离元件VIU具有耐受电压。场板电极FPEl被设置在与电平移位元件LST的栅电极GEl相同的层处，并且由与栅电极GEl相同的材料形成。场板电极FPE2被形成在第一层的互连层处。所有的多个场板电极FPEl和场板电极FPE2被布置以在第一高浓度N型区域HNIRl和第二高浓度N型区域HNIR2之间被相互隔开。然而，当从平面图来看时，场板电极FPEl被布置以填充在场板电极FPE2之间的间隙，并且场板电极FPE2被布置以填充在场板电极FPEl之间的间隙。
[0046]另外，在第一高浓度N型区域HNIRl和第二高浓度N型区域HNIR2之间的元件隔离模块El中，第一高浓度N型区域HNIRl侧上的末端被覆盖有栅电极GE2以减轻电场浓度。栅电极GE2的一部分也被设置在η型低浓度区域LNIR之上。栅极绝缘膜GINS被形成在位于栅电极GE2下面的一部分处的η型低浓度区域LNIR上。例如，通过与电平移位元件LST的栅极绝缘膜相同的工艺形成栅极绝缘膜GINS。另外，通过互连INC3和INC2栅电极GE2被连接到阴电极CE。[0047]接下来，将会参考图4和图6描述二极管FID的配置。图6示出沿着图1的线C_C’截取的截面图。然而，在图6中，为了图示示出不同于图4的阴电极CE的位置。如在图4和图6中所示，二极管FID包括η型区域CR、第三高浓度N型区域HNIR3、以及ρ型区域AR。第三高浓度N型区域HNIR3被形成在η型区域CR的表面层中，并且通过接触被连接到阴电极CE。η型区域CR被形成在ρ型区域AR的表面层的一部分处。另外，第三高浓度P型区域HPIR3被形成在η型区域CR的外侧上的一部分处的ρ型区域AR的表面层中。第三高浓度P型区域HPIR3通过接触被连接到阳电极INCl。即，二极管FID的阴极是η型区域CR并且具有与第一高浓度N型区域HNIRl相同的导电类型。因此，可以允许电流从二极管FID流入到第一高浓度N型区域HNIRl。
[0048]另外，二极管FID包括N型掩埋层VNR和η型区域NIR。N型掩埋层VNR被形成在P型区域AR下方，并且其顶表面被连接到P型区域AR。另外，当从平面图来看时，N型掩埋层VNR大于ρ型区域AR。η型区域NIR被连接到在ρ型区域AR的外侧上的一部分处的N型掩埋层VNR的顶表面。η型区域NIR的表面达到η型外延层EP的表面，并且第四高浓度N型区域HNIR4被形成在η型区域NIR的表面中。第四高浓度N型区域HNIR4通过接触被连接到阳电极INCl。
[0049]另外，通过ρ型区域PIR4包围二极管FID。P型区域PIR4的底表面被连接到衬底SUB,并且第二高浓度P型区域HPIR2被形成在ρ型区域PIR4的表面层中。第二高浓度P型区域HPIR2通过接触被连接到接地互连GND2。
[0050]另外，元件隔离膜El被形成在第四高浓度N型区域HNIR4和第三高浓度P型区域HPIR3之间，并且元件隔离膜EI也被形成在第三高浓度P型区域HPIR3和第三高浓度N型区域HNIR3之间。
[0051]图7A至图9示出图示制造半导体器件SD的方法的截面图。首先，如在图7A中所示，衬底SUB被制备。随后，抗蚀图案PRl被形成在衬底SUB上，使用抗蚀图案PRl作为掩膜，η型杂质被离子注入到衬底SUB。根据此，N型掩埋层VNR被形成在衬底SUB中。
[0052]然后，如在图7B中所示，抗蚀图案PRl被去除。随后，抗蚀图案PR2被形成在衬底SUB上，并且使用抗蚀图案PR2作为掩膜，ρ型杂质被离子注入到衬底SUB。根据此，第一 ρ型区域PIR2的一部分、第二 ρ型区域PIR3的一部分、以及ρ型区域PIR4的一部分被形成。
[0053]然而，如在图7C中所示，抗蚀图案PR2被去除。然而，衬底SUB被热处理以激活和扩散被注入到衬底SUB的杂质。
[0054]随后，如在图8Α中所示，允许η型外延层EP在衬底SUB上生长。
[0055]随后，如在图8Β中所示，抗蚀图案(未示出)被形成在η型外延层EP上，并且η型杂质被注入到η型外延层ΕΡ。根据此，η型区域NIR的剩余部分被形成在η型外延层EP中。然后，抗蚀图案被去除。随后，下一个抗蚀图案(未示出)被形成在η型外延层EP上。P型杂质被注入到η型外延层ΕΡ。根据此，ρ型区域AR、ρ型区域PIR4的剩余部分、第一 ρ型区域PIR2的剩余部分、以及第二 P型区域PIR3的剩余部分被形成在η型外延层EP中。然后，抗蚀图案被去除。
[0056]另外，衬底SUB和η型外延层EP被热处理。根据此，被引入到η型外延层EP的杂质被激活。另外，杂质在η型外延层EP内部扩散。
[0057]随后，如在图SC中所示，使用LOCOS氧化方法形成元件隔离膜EI。另外，使用沟道隔离方法可以形成元件隔离膜EI。
[0058]随后，如在图9中所示，η型外延层EP被热氧化。根据此，栅极绝缘膜GINS被形成。随后，导电膜(例如，多晶硅膜)被形成在栅极绝缘膜GINS和元件隔离膜EI上，并且此导电膜被选择性地去除。根据此，栅电极GE2和场板电极FPEl被形成。
[0059]随后，抗蚀图案(未示出)被形成在η型外延层EP和元件隔离膜EI上，并且η型杂质被注入到η型外延层ΕΡ。根据此，η型区域CR被形成在η型外延层EP中。然后，抗蚀图案被去除。
[0060]随后，抗蚀图案被形成在η型外延层EP上，并且η型杂质被注入到η型外延层ΕΡ。根据此，第一高浓度N型区域HNIRl、第二高浓度N型区域HNIR2、第三高浓度N型区域HNIR3、以及第四高浓度N型区域HNIR4被形成在η型外延层EP中。然后，抗蚀图案被去除。随后，下一个抗蚀图案(未示出)被形成在η型外延层EP上，并且ρ型杂质被注入到η型外延层ΕΡ。根据此，第一 P型高浓度区域HPIRl和第二高浓度P型区域HPIR2被形成在η型外延层EP中。
[0061]接下来，绝缘中间层INSLl (例如，氧化硅膜)被形成在η型外延层EP和元件隔离膜EI上。随后，接触被掩埋在绝缘中间层INSLl中，并且阳电极INCl、接地互连GNDl、接地互连GND2、以及场板电极FPE2被形成在绝缘中间层INSLl上。由Al形成这些电极，但是可以由其它的导电材料形成。
[0062]此外，绝缘中间层INSL2 (例如，氧化硅膜)被形成在这些互连和绝缘中间层INSLl上。随后，接触被掩埋在绝缘中间层INSL2中，并且阴电极CE、互连INC2、以及互连INC3被形成在中间层INSL2上。例如，这些电极和互连是由Al形成，但是可以由其它的导电材料形成。
[0063]另外，通过在图8Β至图9中示出的工艺形成组成第一电路HVR的元件(例如，晶体管)、组成第二电路LVR的元件(例如，晶体管)、以及电力控制元件中的至少一部分。以这样的方式，形成在图1至图6中示出的半导体器件SD。
[0064]如上所述，根据实施例，按照第一电路HVR的电源互连VB和第二电路LVR的电源互连Vcc之间的此顺序串联地提供电势绝缘元件VIU和二极管FID。另外,通过电势隔离元件VIU的η型低浓度区域LNIR吸收在电源互连VB和电源互连Vcc之间的大多数电势差。因此，即使当二极管FID本身不具有耐受电压结构时，可以获得与其中在电源互连VB和电源互连Vcc之间的二极管具有耐受电压的情况一样的效果。
[0065]具体地，电势隔离元件VIU的η型低浓度区域LNIR的底表面接触P型层PIRl。因此，对于η型低浓度区域LNIR被耗尽来说是容易的。另外，第一 P型区域PIR2被形成在η型低浓度区域LNIR的第一高浓度N型区域HNIRl的附近。因此，在η型低浓度区域LNIR中，对于第一高浓度N型区域HNIRl的附近要被耗尽来说是特别容易的。因此，即使当第二高浓度N型区域HNIR2的高电势被施加时，在第一高浓度N型区域HNIRl的前面中充分地降低电势。
[0066]另外，在实施例中，第二 P型区域PIR3被形成在第二高浓度N型区域HNIR2的附近。因此，对于η型低浓度区域LNIR要被耗尽来说是特别容易的。
[0067]另外，由η型杂质区域形成在电势隔离元件VIU中的所有的电流路径。因此，寄生晶体管没有被形成，并且结果，被泄露到衬底SUB的电流小。[0068]第二实施例
[0069]图10示出根据第二实施例的半导体器件SD的配置的截面图，并且对应于第一实施例中的图4。图11示出其中形成在图10中示出的半导体器件SD的电势隔离元件VIU的区域的放大图。除了第一 P型区域PIR2包括突出区域BPIR2之外，根据本实施例的半导体器件SD具有与根据第一实施例的半导体器件SD相同的配置。
[0070]突出区域BPIR2是通过朝着第一高浓度N型区域HNIRl的下侧突出第一 P型区域PIR2的下部形成的部分。当从平面图来看时，优选的是，突出区域BPIR2重叠于第一高浓度N型区域HNIRl的至少一部分。当从平面图来看时，优选的是，突出区域BPIR2重叠于第一高浓度N型区域HNIRl的全部。如在平面图中所示，在从衬底的表面到衬底的侧面的深度方向中，在第一高浓度N型区域HNIRl和突出区域BPIR2之间的距离被配置成小于第一高浓度N型区域HNIRl和第一导电类型层(P型层PIRl)之间的距离。
[0071]除了在第一实施例的图7B中示出的工艺中变成第一 P型区域PIR2的区域被扩宽之外，根据本实施例的制造半导体器件SD的方法与根据第一实施例的制造半导体器件SD的方法相同。
[0072]根据实施例，可以获得与第一实施例相同的效果。另外，因为第一 P型区域PIR2朝着第一高浓度N型区域HNIRl的下侧突出，容易在第一 P型区域PIR2的附近的部分处的η型低浓度区域LNIR中形成耗尽层。因此，可以充分地降低第一 P型区域PIR2的电势。随着在突出区域BPIR2和第一高浓度N型区域HNIRl之间的重叠于增加此效果增加。
[0073]图12Α示出在800V被施加给第二高浓度N型区域HNIR2，并且第一高浓度N型区域HNIRl被接地的情况下根据第一实施例的半导体器件SD的等势线的模拟结果。图12Β是在图12中由实线包围的区域的放大图。图13Α示出在800V被施加给第二高浓度N型区域HNIR2，并且第一高浓度N型区域HNIRl被接地的情况下根据第二实施例的半导体器件SD的等势线的模拟结果。图13Β是在图13Α中由实线包围的区域的放大图。
[0074]从附图之间的比较中能够看到，在根据第二实施例的电势隔离元件VIU中更加充分地降低第一 P型区域PIR2的电势。
[0075]第三实施例
[0076]图14示出根据第三实施例的半导体器件SD的配置的截面图，并且对应于第一实施例中的图4。图15示出其中形成在图11中示出的半导体器件SD的电势隔离元件VIU的区域的放大图。除了下面的配置之外，根据本实施例的半导体器件SD具有与根据第一实施例的半导体器件SD相同的配置，。
[0077]首先，在ρ型区域PIR4中，被设置在第一高浓度N型区域HNIRl的附近的区域也起第一实施例中的第一 P型区域PIR2的作用。另外，当从平面图来看时，第三P型区域PIR5被形成在位于第一高浓度N型区域HNIRl和第二高浓度N型区域HNIR2之间的η型低浓度区域LNIR的区域中。第三P型区域PIR5被形成以比η型低浓度区域LNIR浅。另外，第四高浓度P型区域HPIR4被形成在第三P型层PIR5的表面层中。通过互连INC4第四高浓度P型区域HPIR4被连接到栅电极GE2。即，第四高浓度P型区域HPIR4被接地。
[0078]处了在图8Β中示出的工艺中形成第三P型区域PIR5，并且在图9中示出的工艺中形成第四高浓度P型区域HPIR4之外，根据本实施例的制造半导体器件SD的方法具有与根据第一实施例的制造半导体器件SD的方法相同的配置。[0079]图16A示出根据其中800V被施加给第二高浓度N型区域HNIR2，并且第一高浓度N型区域HNIRl被接地的情况的实施例的半导体器件SD的等势线的模拟结果。图16B是在图16A中由实线包围的区域的放大图。当从附图中能够看到时，在实施例中也充分地降低第一 P型区域PIR2的电势。即，根据本实施例，可以获得与第二实施例相同的效果。
[0080]第四实施例
[0081]图17示出图示根据第四实施例的半导体器件SD的二极管FID的配置的截面图。处了二极管FID的配置之外，根据本实施例的半导体器件SD具有与根据第一至第三实施例中的任何一个的半导体器件SD相同的配置。处了下面的配置之外，根据本实施例的二极管FID具有与在第一实施例中示出的二极管FID相同的配置。
[0082]首先，元件隔离膜EI没有被形成在第三高浓度P型区域HPIR3和第三高浓度N型区域HNIR3之间的部分处。另外，在没有形成元件隔离膜EI的部分处的η型外延层EP中第三P型区域PIR5和η型区域CR彼此相邻有其间的间隙。此外，栅极绝缘膜GINS和栅电极GE3被形成在该部分处。栅电极GE3通过阳电极INCl被连接到第二电路LVR的电源互连 Vcc0
[0083]根据本实施例，可以获得与第一至第三实施例相同的效果。
[0084]在上文中，已经参考本发明的实施例详细地描述了本发明人提出的发明，但是显然的是，本发明不限于上述实施例，并且在没有脱离本发明的范围和精神的情况下可以修改和改变。
【权利要求】
1.一种半导体器件，包括: 衬底； 第一电路，所述第一电路被形成在所述衬底上，并且在该第一电路中将电源电势被设置为第一电压； 二极管，所述二极管被形成在所述衬底上，并且在该二极管中将比所述第一电压低的第二电压施加到阳极；以及 电势隔离元件，从在平面图来看，所述电势隔离元件以与所述二极管的位置不同的位置来被形成在所述衬底上，并且该电势隔离元件将所述二极管的阴极连接到所述第一电路的电源互连， 其中，所述电势隔离元件包括， 第一导电类型层， 第二导电类型低浓度区域，所述第二导电类型低浓度区域被形成在所述第一导电类型层之上， 第二导电类型第一高浓度区域，所述第二导电类型第一高浓度区域被设置在所述第二导电类型低浓度区域中，并且与所述二极管的所述阴极相连接， 第二导电类型第二高浓度区域，所述第二导电类型第二高浓度区域被设置在所述第二导电类型低浓度区域中并且被布置为与所述第二导电类型第一高浓度区域相隔开，并且该第二导电类型第二高浓度区域与所述第一电路的所述电源互连相连接，以及 第一导电类型第一区域，所述第一导电类型第一区域形成在所述第二导电类型低浓度区域中，所述第一导电类型第`一区域的底部与所述第一导电类型层相连接，将接地电势施加到所述第一导电类型第一区域，并且所述第一导电类型第一区域被设置在所述第二导电类型第一高浓度区域的附近。
2.根据权利要求1所述的半导体器件，进一步包括: 第一导电类型第二区域，所述第一导电类型第二区域形成在所述第二导电类型低浓度区域中，所述第一导电类型第二区域的下部与所述第一导电类型层相连接，并且所述第一导电类型第二区域被设置在所述第二导电类型第二高浓度区域的附近。
3.根据权利要求1所述的半导体器件， 其中，所述第一导电类型第一区域的下部朝着所述第二导电类型第一高浓度区域的下侧突出。
4.根据权利要求3所述的半导体器件， 其中，当从平面图来看时，所述第一导电类型第一区域的下部重叠于所述第二导电类型第一高浓度区域的至少一部分。
5.根据权利要求4所述的半导体器件， 其中，当从平面图来看时，所述第一导电类型第一区域的下部重叠于所述第二导电类型第一高浓度区域的全部。
6.根据权利要求1所述的半导体器件，进一步包括: 第一导电类型第三区域，所述第一导电类型第三区域形成在所述第二导电类型低浓度区域中，当从平面图来看时，所述第一导电类型第三区域被设置在所述第二导电类型第一高浓度区域与所述第二导电类型第二高浓度区域之间，并且所述第一导电类型第三区域比所述第二导电类型低浓度区域浅。
7.根据权利要求1所述的半导体器件， 其中，所述电势隔离元件包围所述第一电路。
8.根据权利要求1所述的半导体器件， 其中，所述二极管的所述阴极是第`二导电类型阴极。
【文档编号】H01L29/861GK103872052SQ201310684070
【公开日】2014年6月18日 申请日期:2013年12月13日 优先权日:2012年12月13日
【发明者】嘉屋旨哲, 中原宁 申请人:瑞萨电子株式会社