半导体装置制造方法

半导体装置制造方法
【专利摘要】本实用新型涉及半导体装置。本实用新型所要解决的技术问题之一是减小半导体装置的导通电阻。提供了一种半导体装置，其包括：第一导电类型的半导体材料的区域，其具有主要表面；沟槽，其从所述主要表面延伸到所述半导体材料的区域中；第一介电层，其形成在所述沟槽内并且邻近所述沟槽的侧壁表面，其中所述第一介电层包括第一屏蔽层、栅极层和第二屏蔽层。所述半导体装置还包括第一屏蔽电极、栅极、第二屏蔽电极以及第二导电类型的体区。本实用新型能够用于电子系统。本实用新型的有利技术效果之一是半导体装置的导通电阻能够减小。此外，半导体装置能够以节省成本的方式制造。
【专利说明】半导体装置【技术领域】
[0001]本文件一般涉及半导体装置，且更具体来说，涉及场效应晶体管(FET)结构和制造方法。
【背景技术】
[0002]电子系统(包括便携式电子系统)通常由电源的各种组合供电。这些电源中的一些已包括经由交流/直流变换器或电池充电器操作的一个或多个电池和AC壁装电源插座。电子系统的用户期待安全措施以防止在反向电池安装、错误的变换器或充电器安装、意外短路和其它形式的不当操作的情形下损坏系统的内部电子装置。为了保护电子系统不发生这种损坏，常规开关的一些制造商已并入不同的开关网络来控制系统内的功率流。作为实例，如果在为二次电池充电时从一次电池供电常规开关系统，那么关闭一些开关的同时打开其它开关。在另一模式中，开关可能被反向。通常，这些开关网络包括功率金属氧化物半导体场效应晶体管(功率MOSFET )。为了在所有模式中有效，开关网络一般在两个方向上传导和阻挡。然而，功率MOSFET只可以在一个方向上阻挡电压。因此，为了确保反向电流和反向偏压足够低以防止损坏系统，通常串联连接两个功率MOSFET以充当一个开关。两个功率MOSFET通常和绑在一起的其漏极一起使用以使得在栅电压为零时，至少一个装置阻挡施加在两个晶体管上的电压，而不管极性如何。该设置的主要缺点为背对背功率MOSFET串联布置使装置的导通电阻和芯片面积加倍，由此使装置的比导通电阻成四倍。
[0003]因此，需要具有一种减少导通电阻并且制造起来节省成本的单片双向开关。
[0004]
【发明内容】

[0005]本实用新型所要解决的技术问题之一是减小半导体装置的导通电阻。本实用新型所要解决的技术问题中的另一个是使半导体装置制造起来节省成本。
[0006]根据本实用新型的一个方面，提供一种半导体装置，其包括:第一导电类型的半导体材料的区域，其具有主要表面；沟槽，其从所述主要表面延伸到所述半导体材料的区域中；第一介电层，其形成在所述沟槽内并且邻近所述沟槽的侧壁表面，其中所述第一介电层包括第一屏蔽层、栅极层和第二屏蔽层；第一屏蔽电极，其在所述沟槽的底部中、覆盖在所述第一介电层的部分上面并且通过所述第一屏蔽层与所述沟槽的所述侧壁表面间隔开；栅极，其在所述沟槽中、覆盖在所述第一屏蔽电极上面并且通过所述栅极层与所述沟槽的所述侧壁表面间隔开；第二屏蔽电极，其在所述沟槽中、覆盖在所述栅极上面并且通过所述第二屏蔽层与所述沟槽的所述侧壁表面间隔开；以及第二导电类型的体区，其形成在所述半导体材料的区域内、邻近所述栅极、通过所述栅极层与所述栅极间隔开并且与所述主要表面间隔开。
[0007]优选地，所述第一屏蔽电极、所述栅极和所述第二屏蔽电极形成单个多晶硅结构。
[0008]优选地，所述第一屏蔽层的厚度和所述第二屏蔽层的厚度大于所述栅极层的厚度。
[0009]优选地，使所述第一屏蔽层的所述厚度从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中使所述第二屏蔽层的所述厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
[0010]优选地，所述第一屏蔽层的所述厚度以阶梯方式从所述第一屏蔽电极的下表面处的较厚部分减小到接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中所述第二屏蔽层的所述厚度以阶梯方式从所述第二屏蔽电极的上表面处的较厚部分减小到接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
[0011]优选地，所述半导体装置进一步包括:第二介电层，其在所述第一屏蔽电极与所述栅极之间延伸；以及第三介电层，其在所述栅极与所述第二屏蔽电极之间延伸。
[0012]优选地，所述半导体装置进一步包括所述第一导电类型的半导体材料的接触区，半导体材料的所述接触区邻近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
[0013]优选地，第一导电类型的所述半导体材料的区域的掺杂浓度从所述半导体材料的区域的基座处的较高掺杂浓度变化到所述半导体材料的区域的中点处的较低掺杂浓度到所述半导体材料的区域的所述主要表面处的较高掺杂浓度。
[0014]优选地，所述第一屏蔽层的厚度和所述第二屏蔽层的厚度大于所述栅极层的厚度。
[0015]优选地，使所述第一屏蔽层的厚度从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为所述第一屏蔽电极的上表面处的较薄部分，并且其中使所述第二屏蔽层的厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为所述第二屏蔽电极的下表面处的较薄部分。
[0016]优选地，所述第一屏蔽电极和所述第二屏蔽电极中的一个电连接到所述栅极。
[0017]优选地，所述半导体装置进一步包括邻接所述第一导电类型的所述半导体材料的区域的下表面的部分的下部电极和邻接所述第一导电类型的所述半导体材料的区域的所述主要表面的部分的上部电极，其中所述第二屏蔽电极电连接到所述下部电极并且其中所述第一屏蔽电极电连接到所述上部电极。
[0018]优选地，所述第一屏蔽电极、所述第二屏蔽电极和所述体区被电接地。
[0019]根据本实用新型的另一方面，提供一种半导体装置，其包括:第一导电类型的半导体材料的区域，其具有主要表面；沟槽，其从所述主要表面延伸到所述半导体材料的区域中；第一屏蔽电极，其在所述沟槽的底部中，第一介电层使所述第一屏蔽电极与所述半导体材料的区域绝缘；栅极，其在所述沟槽中并且覆盖在所述第一屏蔽电极上面，第二介电层使所述栅极与所述第一屏蔽电极绝缘，并且其中第三介电层使所述栅极与所述半导体材料的区域绝缘；第二屏蔽电极，其在所述沟槽中并且覆盖在所述栅极上面，第四介电层使所述第二屏蔽电极与所述栅极绝缘，并且其中第五介电层使所述第二屏蔽电极与所述半导体材料的区域绝缘；第二导电类型的体区，其形成在所述第一导电类型的所述半导体材料的区域内并且邻近所述栅极；以及所述第一导电类型的半导体材料的接触区，所述接触区接近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
[0020]优选地，所述第一介电层具有从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有锥形宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽度，并且其中所述第五介电层具有从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有锥形宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处的所述第二屏蔽电极的宽度。
[0021]优选地，所述第一介电层具有以阶梯方式从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有阶梯宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽度，并且其中所述第五介电层具有以阶梯方式从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有阶梯宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处所述第二屏蔽电极的宽度。
[0022]本实用新型能够用于电子系统。本实用新型的有利技术效果之一是半导体装置的导通电阻能够减小。此外，半导体装置能够以节省成本的方式制造。
【专利附图】

【附图说明】
[0023]图1至图9图示根据本实用新型的第一实施方案的在制造的各种阶段的半导体装置的局部横截面图；
[0024]图10图示根据本实用新型的第二实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；
[0025]图11图示根据本实用新型的第三实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；
[0026]图12图示根据本实用新型的第四实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；
[0027]图13图示根据本实用新型的第五实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；
[0028]图14图示根据本实用新型的第六实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；
[0029]图15图示根据本实用新型的第七实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图；以及
[0030]图16图示根据本实用新型的第八实施方案的在制造阶段的半导体装置的替代实施方案的局部横截面图。
【具体实施方式】
[0031]为了图解的简单和清晰起见，图中的元件未必按比例绘制，并且不同图中的相同参考符号一般表示相同的元件。另外，为了描述的简单起见而省略众所周知的步骤和元件的描述和细节。本文所用的载流电极意谓通过装置(例如，MOS晶体管的源极或漏极，或双极晶体管的发射极或集电极，或二极管的阴极或阳极)载运电流的装置的元件，并且栅极意谓通过装置(例如，MOS晶体管的栅极)控制电流的装置的元件。
[0032]尽管在本文中将装置解释为某些N沟道装置，但是本领域普通技术人员应理解根据本实用新型的描述，P沟道装置和互补装置也是可能的。为了附图的清晰起见，将装置结构的掺杂区图示为具有大体直线边缘和精确的角的拐角；然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，故掺杂区的边缘一般不为直线并且拐角不为精确的角。
[0033]此外，当结合半导体区域或衬底使用时，术语“主要表面”意谓形成与另一材料(例如，电介质、绝缘体、导体或多晶半导体)的界面的半导体区域或衬底的表面。主要表面可以具有在X、y和Z方向上改变的构形。
[0034]另外，本实用新型描述的结构可以实施单元基础设计(其中体区为多个不同和单独的单元或条纹区域)或独立基础设计(其中体区为以细长图案，通常以蛇形图案或具有连接附属物的中心部分形成的单区域)。然而，为便于理解，在整个描述中将本实用新型的描述的一个实施方案描述成单元基础设计。应理解，本公开涵盖单元基础设计和独立基础设计。
[0035]一般来说，本实用新型的描述涉及一种具有多个栅极和多个屏蔽电极的双向沟槽场效应晶体管的半导体装置配置。在各种实施方案中，使栅极与其最近的屏蔽电极绝缘。在这些实施方案中，可以使用控制结构、控制板和控制流道将多个栅极连接在一起。另外，可以使用屏蔽电极流道将多个屏蔽电极连接在一起。在各种实施方案中，该配置利用单一金属层以实现各种连接并且将屏蔽电极接头放置在从装置的中央部分偏移的位置中。在各种替代实施方案中，可以将栅极和屏蔽电极连接在一起以形成单一电气结构。
[0036]图1图示根据第一实施方案的在制造的早期阶段的半导体装置10或单元10的局部横截面图。装置10包括半导体材料的区域、半导体材料或半导体区域11，其可以包括例如具有从0.001欧姆-厘米至约0.005欧姆-厘米范围的电阻率的η型硅衬底12。例如，衬底12可以掺杂(例如)磷、砷或锑。在所示实施方案中，衬底12为装置10提供漏极区、漏极接触或第一载流接触。此外，在该实施方案中，示出装置10被配置成垂直功率MOSFET结构，但是这个描述也适用于其它MOS装置。
[0037]半导体层、漂移区或半导体区域14可以形成在衬底12中、上或上面。在一个实施方案中，可以使用半导体外延生长技术形成半导体层14。这些技术可以包括单个外延层或多个外延层。或者，可以使用半导体掺杂和扩散技术(例如，离子注入或热扩散)形成半导体层14。在适用于20V至30V装置的实施方案中，半导体层14可以是具有约1.0X IO16原子/立方厘米至约5.0X IO17原子/立方厘米的掺杂浓度的η型半导体层，并且可以具有约3微米至约7微米的厚度。在替代实施方案中，半导体层14的掺杂浓度从半导体层14的下表面处约1.0X IO17原子/立方厘米垂直变化到半导体层14的中点处约1.0X IO16原子/立方厘米到半导体层14的上表面处约1.0X IO17原子/立方厘米。取决于装置10的所需的漏极-源极击穿电压(BVdss)额定值，可以增加或减少半导体层14的厚度和掺杂浓度。
[0038]掩蔽层47可以形成在半导体材料的区域11的主要表面18上面。在一个实施方案中，掩蔽层47可以包括耐受用于形成下文所述的沟槽22的蚀刻化学品的介电薄膜或薄膜。在一个实施方案中，掩蔽层47可以包括约0.10微米至1.0微米的热氧化物。然后，开口 58可以形成在掩蔽层47中。在一个实施方案中，光致抗蚀工艺和蚀刻工艺可以用于形成开口 58。在一个实施方案中，开口 58可以具有约0.1微米至约1.0微米的初始宽度16。在一个实施方案中，开口 58之间的初始间距20可以是约0.2微米至约2.0微米。
[0039]在形成开口 58之后，可以蚀刻半导体层14的区段以形成从主要表面18延伸的沟槽22。举例而言，可以使用用碳氟化学品(例如，SF6/02)的等离子蚀剂技术形成沟槽22。在一个实施方案中，沟槽22的深度可以是约3微米至约6微米。
[0040]图2图示在额外处理之后装置10的局部横截面图。在任选步骤中，可以邻接沟槽22的表面形成牺牲层(未示出)。举例而言，牺牲层可以生长成热氧化硅层。接着，可以移除牺牲层和掩蔽层47。根据本实用新型的实施方案，然后材料层可以形成在沟槽22的表面和主要表面18上面，主要表面18在沟槽22中形成介电层、屏蔽层、屏蔽介电层或屏蔽氧化物261。举例而言，屏蔽层261通常包括氧化物、氮化物、五氧化二钽、钛酸锶钡、电介质、高k电介质、上述组合或其它相关或等效材料。在适用于30V装置的一个实施方案中，屏蔽层261可以包括氧化硅并且可以具有约0.05微米至约0.25微米的厚度。对于更高电压装置，屏蔽层261的厚度可以变得更厚。
[0041 ] 接着，多晶半导体材料层可以形成在主要表面18上面和沟槽22内。在一个实施方案中，多晶材料层可以包括掺杂多晶硅。可以在原地或在后续步骤期间发生这种掺杂。在一个实施方案中，多晶硅可以掺杂磷。在后续和任选步骤中，可以使多晶材料层平坦化。在一个实施方案中，可以使用化学机械抛光(CMP)技术。然后，可以热处理或退火平坦化的材料。在一个实施方案中，平坦化的材料形成装置10的屏蔽电极28。
[0042]图3图示在额外处理之后装置10的局部横截面图。进一步移除用于形成屏蔽电极28的平坦化的材料以使材料凹陷约2微米至5微米。作为实例，氟或氯基化学品可以用于凹陷步骤。接着，可以移除覆盖在主要表面18上面的屏蔽层261的部分和覆盖在沟槽表面壁上面的屏蔽层261的部分。在一个实施方案中，可以移除覆盖在沟槽壁上面的屏蔽层261以便使屏蔽层261凹陷至与用于形成屏蔽电极28的平坦化的材料约相同的深度。屏蔽层261包括下部261A和侧部261B。本实用新型不限于屏蔽层261由单个步骤形成，或屏蔽层261包括单一材料。例如，在替代实施方案中，在第一步骤或一系列步骤中屏蔽层261的下部261A可以由一种材料形成，而在后续步骤或一系列步骤期间屏蔽层261的侧部261B可以由不同的材料形成。此外，屏蔽层261的下部261A可以具有不同于屏蔽层261的侧部26IB的厚度的厚度。
[0043]图4图示在额外处理之后装置10的局部横截面图。根据本实用新型的实施方案，材料层可以形成在沟槽22的表面、屏蔽电极28和主要表面18上面。这种材料可以形成栅极层或栅极介电层262。例如，栅极层262通常包括氧化物、氮化物、五氧化二钽、钛酸锶钡、高k电介质、上述组合或其它相关或等效材料。在一个实施方案中，栅极层262可以包括氧化硅并且可以具有约0.01微米至约0.12微米的厚度。举例而言，可以热生长、沉积或由其它相关或等效方法或上述组合形成栅极层262。应注意，取决于氧化硅在多晶硅区域还是硅衬底上方生长，氧化硅可以在不同的速率下生长。根据本实用新型的实施方案，覆盖在屏蔽电极28上面的栅极层262的下部262A可以比覆盖在沟槽壁和主要表面18上面的栅极层262的侧部262B厚或薄。接着，导电层或多晶半导体层可以形成在主要表面18上面和沟槽22内。在一个实施方案中，导电层可以包括掺杂多晶硅。可以在原地或在后续步骤期间发生这种掺杂。在一个实施方案中，多晶硅可以掺杂磷。接着，可以平坦化导电层。在一个实施方案中，可以使用CMP技术平坦化导电层。平坦化的导电层在沟槽22中形成栅极30。
[0044]图5图示在额外处理之后装置10的局部横截面图。进一步移除用于形成栅极30的平坦化的导电层以使材料在例如主要表面18下面凹陷约I微米至4微米。作为实例，氟或氯基化学品可以用于使栅极30凹陷。接着，可以移除覆盖在主要表面18上面的栅极层262和覆盖在沟槽表面壁上面的栅极层262的部分。可以移除覆盖在沟槽壁上面的栅极层262的部分以便使栅极层262凹陷至与用于形成栅极30的平坦化的导电层约相同的深度。在替代实施方案中，栅极层262可以留在原地而不被移除，并且将在后面的步骤中在栅极层262上方生长或沉积氧化物。在一个实施方案中，栅极层262包括下部262A和侧部262B。本实用新型不限于在单个步骤中形成栅极层262的所有部分或栅极层262包括相同的材料。例如，在替代实施方案中，在第一步骤或一系列步骤中栅极层262的下部262A可以由一种材料形成，而在后续步骤或一系列步骤期间栅极层262的侧部262B可以由不同的材料形成。此外，栅极层262的下部262A可以具有不同于栅极层262的侧部262B的厚度的厚度。
[0045]图6图示在额外处理之后装置10的局部横截面图。根据本实用新型的实施方案，材料层可以形成在沟槽22的表面、栅极30和主要表面18上面。这种材料形成屏蔽层263。例如，屏蔽层263通常包括氧化物、氮化物、五氧化二钽、钛酸锶钡、高k电介质、上述组合或其它相关或等效材料。在一个实施方案中，屏蔽层263可以包括氧化硅并且可以具有约
0.05微米至约0.25微米的厚度。应注意，取决于氧化硅在多晶硅区域还是硅衬底上方生长，氧化硅可以在不同的速率下生长。在另一实施方案中，屏蔽层263可以包括沉积氧化硅层。根据本实用新型的实施方案，覆盖在栅极30上面的屏蔽层263的下部263A可以比覆盖沟槽壁和主要表面18的屏蔽层263的侧部263B薄或厚。接着，导电层或多晶半导体层可以形成在主要表面18上面和沟槽22内。在一个实施方案中，导电层可以包括掺杂多晶硅。在一个实施方案中，多晶硅可以掺杂磷。
[0046]接着，可以平坦化导电层。在一个实施方案中，可以使用CMP技术平坦化导电层。平坦化的导电层在沟槽22中形成屏蔽电极32。在一个实施方案中，层263和层261可以比层262厚。本实用新型不限于在单个步骤中形成屏蔽层263或屏蔽层263包括单一材料。例如，在替代实施方案中，在第一步骤或一系列步骤中屏蔽层263的下部263A可以由一种材料形成，而在后续步骤或一系列步骤期间屏蔽层263的侧部263B可以由不同的材料形成。此外，屏蔽层263的下部263A可以具有不同于屏蔽层263的侧部263B的厚度的厚度。
[0047]图7图不在额外处理之后装置10的局部横截面图。在一个实施方案中，掩蔽层(未示出)可以形成在主要表面18的部分上面，并且体区、基极区或掺杂区40可以形成在半导体层14内。在一个实施方案中，邻近于栅极30横向地形成体区并且体区不横向地邻近于屏蔽电极28或栅极30。体区40可以具有与半导体层14的导电类型相反的导电类型。体区40可以具有适合于形成反型层的掺杂浓度，该反型层操作为晶体管10的导电沟道或沟道区。体区40的高度17可以从约0.1微米变化到约I微米。应理解，也可以在制造的早期阶段，例如，在形成沟槽22之前形成体区40。可以使用掺杂技术(诸如，离子注入技术和退火技术)形成体区40。取决于体区40所需的深度和高度，离子注入剂量可以在约300keV至约2MeV的能级下从约I X IO12原子/立方厘米到约I X IO14原子/立方厘米变动。在离子注入之后，可以在约850摄氏度(°C)至约1100摄氏度(°C)的温度下退火装置10达约20分钟至约60分钟。在另一实施方案中，可以在约900摄氏度CC )至约1100摄氏度(V )的温度下使用快速热退火(RTA)工艺达约10秒至约120秒。或者，体区40可以在形成半导体层14期间生长成半导体层14内的一个或多个外延层。
[0048]在一个实施方案中，体区40可以在后续处理步骤期间在装置10的另一部分(未示出)中电接地或电连接到参考电位。在另一实施方案中，体区40可以保持浮动。在另一实施方案中，与体区40相同导电类型的扩散区或沉降片可以用于在沿着沟槽22的长度的一个或多个位置处将体区40电连接到装置10的表面上的体内电极。可以通过将体内电极连接到外部控制电路而加偏压到这个体内电极。或者，可以通过将体内电极连接到控制电路而加偏压到体内电极，该控制电路与装置10单片地整合在一起。
[0049]在一个实施方案中，体区40将半导体层14分离成半导体层14的上部14B和半导体层14的下部14A。根据本实用新型的实施方案，取决于稍后所述的施加到装置10的偏压条件，部分14A和部分14B被替代地配置成装置10的源极区或漏极区。
[0050]图8图示在额外处理之后装置10的局部横截面图。任选地，可以进一步移除用于形成屏蔽电极32的平坦化的材料以使材料在主要表面18下面凹陷至约.005微米至.25微米。作为实例，氟或氯基化学品可以用于凹陷步骤。接着，在一个实施方案中，掩蔽层(未示出)可以形成在主要表面18的部分上面，并且一个或多个接触区42可以形成在半导体层14内。接触区42可以具有与半导体层14的导电类型相同的导电类型。接触区42可以具有适合于形成低电阻接触区的掺杂浓度。接触区42的深度可以在主要表面18下面从约
0.1微米变化到约0.5微米。应理解，也可以在制造的早期阶段，例如，在形成沟槽22之前形成接触区42。可以使用掺杂技术(诸如，离子注入技术和退火技术)形成接触区42。取决于接触区42所需的深度和高度，离子注入剂量可以在约IOkeV至约150keV的能级下从约I X IO15离子/平方厘米到约8X IO15离子/平方厘米变动。在离子注入之后，装置10可以在约850C至约1100C的温度下经受快速热退火达约10秒至约120秒。或者，接触区42可以在形成半导体层14期间生长成半导体层14内的一个或多个外延层。
[0051]图9图示在额外处理之后装置10的局部横截面图。根据本实用新型的实施方案，材料层44可以形成在主要表面18、屏蔽层263、屏蔽电极32和接触区42上面。在一个实施方案中，层44为层间介电(ILD)层并且可以包括沉积氧化物、氮化硅或聚酰亚胺薄膜。在一个实施方案中，ILD可以具有约0.3微米至约2.0微米的厚度。接着，掩蔽层(未示出)可以形成在主要表面18和ILD44的部分上面，并且可以蚀刻ILD44以暴露接触区42的部分。接着，掩蔽层(未示出)可以形成在装置10上面，并且可以通过屏蔽层263的部分形成开口、通孔或接触沟槽以用于与接触区42接触。最后，可以通过层44和层263中的开口形成导电区、源极/漏极或上部电极46以将电接触提供到接触区42。在一个实施方案中，在形成上部电极46之前，可以使用湿式介电接触加宽蚀刻，其打开某些区域中的接触。在后续处理步骤中，可以使硅衬底12变薄并且可以邻接衬底12形成导电金属层、源极/漏极或下部电极50。在一个实施方案中，下部电极50可以包括钛、银、镍或其它相关或等效材料。
[0052]在一个实施方案中，导电区或上部电极46可以为导电插塞或插塞结构。在一个实施方案中，上部电极46可以包括导电屏障结构或衬垫和导电充填材料。在一个实施方案中，屏障结构可以包括金属/金属氮化物配置，诸如，钛/氮化钛、金属硅化物结构或其它相关或等效屏障结构材料。在一个实施方案中，导电充填材料包括钨或其它相关或等效材料。在一个实施方案中，可以使上部电极46平坦化以提供更均匀的构形。
[0053]现参看图10，在一个实施方案中，装置10的操作可以按以下所述进行。可以将屏蔽电极28、屏蔽电极32和体区40保持在装置10的接地电位或参考电位。在替代实施方案中，体区40可以保持在浮动电位。在这种偏压条件下，装置10被配置成取决于图10中指定为\、Vb和Ve的电压的相对电压值在两个方向上传导或阻挡电流。
[0054]在第一实例中，可以将电压Ve施加到栅极30。可以选择电压Ve的值以使得在将Ve施加到栅极30后，反型层形成在邻近于栅极层262的体区40的部分中。在这种情况下，栅极30被认为是“接通”的。上部电极46可以保持在电压Va，其中Va实质上等于装置10的接地电位或参考电位。可以将电压Vb施加到下部电极50。作为实例，电压Vb可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Va的电压，其中控制电路将体内电极电连接到上部电极46。在这个第一实例下，装置10可以将电流从下部电极50传导到上部电极46。
[0055]在第二实例中，栅极30可以保持在电压Ve，其中Ve小于“接通”栅极30所需的阈值电压或其中\实质上等于装置10的接地电位或参考电位。在这种情况下，栅极30被认为是“断开”的。上部电极46可以保持在电压Va，其中Va实质上等于装置10的接地电位或参考电位。可以将电压Vb施加到下部电极50。作为实例，电压Vb可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Va的电压，其中控制电路将体内电极电连接到上部电极46。在这个第二实例下，装置10可以将很少电流从下部电极50传导到上部电极46或不传导电流。
[0056]在第三实例中，可以将电压Ve施加到栅极30。可以选择电压Ve的值以使得在将Ve施加到栅极30后，在邻近于栅极层262的体区40的部分中形成反型层。在这种情况下，栅极30被认为是“接通”的。下部电极50可以保持在电压Vb，其中Vb实质上等于装置10的接地电位或参考电位。可以将电压乂4施加到上部电极46。作为实例，电压Va可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Vb的电压，其中控制电路将体内电极电连接到下部电极50。在这个第三实例下，装置10可以将电流从上部电极46传导到下部电极50。
[0057]在第四实例中，栅极30可以保持在电压Ve，其中Ve小于“接通”栅极30所需的阈值电压或其中\实质上等于装置10的接地电位或参考电位。在这种情况下，栅极30被认为是“断开”的。下部电极50可以保持在电压Vb，其中Vb实质上等于装置10的接地电位或参考电位。可以将电压Va施加到上部电极46。作为实例，电压Va可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Vb的电压，其中控制电路将体内电极电连接到下部电极50。在这个第四实例下，装置10可以将很少电流从上部电极46传导到下部电极50或不传导电流。[0058]根据本实用新型的实施方案，装置10包括单片双向FET并且如以上四个实例展示能够在两个方向上传导和阻挡电流。
[0059]现参看图11，在一个实施方案中，装置10的操作可以按以下所述进行。可以将电压Va施加到屏蔽电极28和上部电极46。可以将电压Vb施加到屏蔽电极32和下部电极50。体区40可以保持在浮动电位或可以保持在装置10的接地电位或参考电位。在该配置中，装置10被配置来取决于为电压VA、电压Vb和电压Ve选择的相对电压值而在两个方向上传导或阻挡电流。
[0060]在第一实例中，可以将电压Ve施加到栅极30。选择电压Ve的值以使得在将Ve施加到栅极30后，在邻近于栅极层262的体区40的部分中形成反型层。在这种情况下，栅极30被认为是“接通”。上部电极46和屏蔽电极28可以保持在电压Va，其中Va实质上等于装置10的接地电位或参考电位。可以将电压Vb施加到下部电极50和屏蔽电极32。作为实例，电压Vb可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Va的电压，其中控制电路将体内电极电连接到上部电极46。在这个第一实例下，装置10可以将电流从下部电极50传导到上部电极46。
[0061]在第二实例中，栅极30可以保持在电压Ve，其中Ve小于“接通”栅极30所需的阈值电压或其中\实质上等于装置10的接地电位或参考电位。在这种情况下，栅极30被认为是“断开”的。上部电极46和屏蔽电极28可以保持在电压Va，其中Va实质上等于装置10的接地电位或参考电位。可以将电压Vb施加到下部电极50和屏蔽电极32。作为实例，Vb可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Va的电压，其中控制电路将体内电极电连接到上部电极46。在这个第二实例下，装置10可以将很少电流从下部电极50传导到上部电极46或不传导电流。
[0062]在第三实例中，可以将电压Ve施加到栅极30。可以选择电压Ve的值以使得在将Ve施加到栅极30后，在邻近于栅极层262的体区40的部分中形成反型层。在这种情况下，栅极30被认为是“接通”的。下部电极50和屏蔽电极32可以保持在电压Vb，其中Vb实质上等于装置10的接地电位或参考电位。可以将电压Va施加到上部电极46和屏蔽电极28。作为实例，Va可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Vb的电压，其中控制电路将体内电极电连接到下部电极50。在这个第三实例下，装置10可以将电流从上部电极46传导到下部电极50。
[0063]在第四实例中，栅极30可以保持在电压Ve，其中Ve小于“接通”栅极30所需的阈值电压或其中\实质上等于装置10的接地电位或参考电位。在这种情况下，栅极30被认为是“断开”的。下部电极50和屏蔽电极32保持在电压Vb，其中Vb实质上等于装置10的接地电位或参考电位。可以将电压Va施加到上部电极46和屏蔽电极28。作为实例，电压Va可以超出装置10的接地电位或参考电位约30V。体区40可以保持在接地电位。或者，可以通过将体内电极连接到控制电路而使体区40保持在实质上等于Vb的电压，其中控制电路将体内电极电连接到下部电极50。在这个第四实例下，装置10可以将很少电流从上部电极46传导到下部电极50或不传导电流。[0064]根据本实用新型的实施方案，装置10包括单片双向FET并且如以上四个实例展示能够在两个方向上传导和阻挡电流。
[0065]如图10和图11中所示，屏蔽电极28和屏蔽电极32被配置来取决于偏压条件而控制体区40与半导体层14的下部14A之间的耗尽层的宽度，并且控制体区40与半导体层14的上部14B之间的耗尽层的宽度。这增强了装置10的击穿电压(BVdss)。屏蔽电极28和屏蔽电极32在装置10中的存在允许以对于具有给定击穿电压(BVdss)的装置比适用于具有相同的击穿电压(BVdss)但是缺少屏蔽电极28和屏蔽电极32的装置更重的掺杂浓度来掺杂半导体层14的上部14B和下部14A。半导体层14的上部14B和下部14A的相对较重的掺杂浓度是合乎需要的，因为其减少装置10的“导通”电阻(Rds)。另外，屏蔽电极28和屏蔽电极32帮助减少装置10的栅极-漏极电容，就装置10而论，栅极-漏极电容可以根据偏压条件被描述为栅极-上部电极电容或栅极-下部电极电容。
[0066]图12图示根据另一实施方案的在制造阶段的半导体装置101的替代实施方案的局部横截面图。这个图中装置101的形成类似于图1至图9中装置10的形成。这里，屏蔽电极321和屏蔽电极281至少部分地连接到栅极301。例如，可以使用额外的掩蔽步骤和蚀刻步骤来完成这个配置以在形成栅极301之前移除覆盖在屏蔽电极281上面的介电材料，并且在形成屏蔽电极321之前移除覆盖在栅极301上面的介电材料。
[0067]除了屏蔽电极321和屏蔽电极281电连接到栅极301之外，装置101的操作类似于如图10中所述的装置10的操作。因此，当“断开”栅极301时，屏蔽电极321和屏蔽电极281有效被接地的并且类似于图10中的屏蔽电极32和屏蔽电极28运转，这些屏蔽电极可以是被接地的或保持在参考电位。当“接通”栅极301时，将电压Ve施加到屏蔽电极281和屏蔽电极321，这是因为屏蔽电极281和屏蔽电极321电连接到栅极301。然而，施加到屏蔽电极281和屏蔽电极321的电压Ve可能导致邻近沟槽的侧壁形成累积层。这个累积层产生装置101的较低“导通”电阻。此外，累积层也可能影响装置101的栅极-漏极电容。
[0068]图13图示根据另一实施方案的在制造阶段的半导体装置102的替代实施方案的局部横截面图。这个图中装置102的形成类似于图1至图9中装置10的形成，然而，可能需要额外的牺牲层、掩蔽和蚀刻步骤以及本领域技术人员已知的其它制造技术以形成下文所述的锥形介电层和屏蔽电极。在该实施方案中，介电层271B具有从屏蔽电极282的下表面282A变化到屏蔽电极282的上表面282B的厚度。介电层271B在屏蔽电极282的下表面282A近旁较厚并且在屏蔽电极282的上表面282B近旁较薄。此外，屏蔽电极282具有锥形宽度以使得在下表面282A处屏蔽电极282的宽度小于在上表面282B处屏蔽电极282的宽度。此外，介电层273B具有从屏蔽电极322的下表面322A变化到屏蔽电极322的上表面322B的厚度。介电层273B在屏蔽电极322的下表面322A近旁较薄并且在屏蔽电极322的上表面322B近旁较厚。此外，屏蔽电极322具有锥形宽度以使得在下表面322A处屏蔽电极322的宽度大于在上表面322B处屏蔽电极322的宽度。
[0069]装置102的操作类似于上文在图10和图11中所述的装置10的操作。然而，锥形屏蔽电极282和锥形屏蔽电极322的使用提供在半导体层14的下部14A和上部14B中更均匀的电场的额外优点。
[0070]图14图示根据另一实施方案的在制造阶段的半导体装置103的替代实施方案的局部横截面图。该图中的装置103的形成类似于图1至图9中装置10和图11中装置102的形成。这里，屏蔽电极323和屏蔽电极283至少部分地连接到栅极303。可以使用额外的掩蔽步骤和蚀刻步骤完成这个配置以在形成栅极303之前移除覆盖在屏蔽电极283上面的介电材料，并且在形成屏蔽电极323之前移除覆盖在栅极303上面的介电材料。
[0071 ] 除了屏蔽电极323和屏蔽电极283电连接到栅极301之外，装置103的操作类似于如图13中所述的装置102的操作。因此，当“断开”栅极303时，屏蔽电极323和屏蔽电极283有效被接地的并且类似于图13中的屏蔽电极322和屏蔽电极282运转，这些屏蔽电极可以是被接地的或保持在参考电位。当“接通”栅极303时，将电压Ve施加到屏蔽电极283和屏蔽电极323，这是因为屏蔽电极283和屏蔽电极323电连接到栅极303。然而，施加到屏蔽电极283和屏蔽电极323的电压Ve可能导致邻近沟槽的侧壁形成累积层。这个累积层产生装置103的较低“导通”电阻。此外，累积层也可能影响装置103的栅极-漏极电容。
[0072]图15图示根据另一实施方案的在制造阶段的半导体装置104的替代实施方案的局部横截面图。该图中的装置104的形成类似于图1至图9中装置10的形成。这里，介电层291B具有从屏蔽电极284的下表面284A变化到屏蔽电极284的上表面284B的厚度。介电层291B在屏蔽电极284的下表面284A近旁较厚并且在屏蔽电极284的上表面284B近旁较薄。此外，屏蔽电极284具有阶梯宽度以使得在下表面284A处屏蔽电极284的宽度小于在上表面284B处屏蔽电极284的宽度。屏蔽电极284上的“阶梯”数量不意图作为限制，因此，屏蔽电极284可以包括一个或多个阶梯。此外，介电层293具有从屏蔽电极324的下表面324A变化到屏蔽电极324的上表面324B的厚度。介电层293在屏蔽电极324的下表面324A近旁较薄并且在屏蔽电极324的上表面324B近旁较厚。此外，屏蔽电极324具有阶梯宽度以使得在下表面324A处屏蔽电极324的宽度大于在上表面324B处屏蔽电极324的宽度。屏蔽电极324上的“阶梯”数量不意图作为限制，因此，屏蔽电极324可以包括一个或多个阶梯。可以通过向形成如图1至图9中所述的装置10的工艺添加额外的掩蔽步骤和蚀刻步骤完成该实施方案。在形成介电层291B和介电层293期间以及在形成屏蔽电极284和屏蔽电极324期间，通过掩蔽和蚀刻每个个别的“阶梯”而形成阶梯屏蔽电极324和阶梯屏蔽电极284。
[0073]装置104的操作类似于上文在图10、图11和图13中所述的装置10和装置102的操作。然而，阶梯屏蔽电极324和阶梯屏蔽电极284的使用提供在半导体层14的下部14A和上部14B中更均匀的电场的额外优点。
[0074]图16图示根据另一实施方案的在制造阶段的半导体装置105的替代实施方案的局部横截面图。该图中的装置105的形成类似于图1至图9中装置10和图13中装置104的形成。这里，屏蔽电极325和屏蔽电极285至少部分地连接到栅极305。可以使用额外的掩蔽步骤和蚀刻步骤完成该配置以在形成栅极305之前移除覆盖在屏蔽电极285上面的介电材料，并且在形成屏蔽电极325之前移除覆盖在栅极305上面的介电材料。
[0075]除了屏蔽电极325和屏蔽电极285电连接到栅极305之外，装置105的操作类似于如图15中所述的装置104的操作。因此，当“断开”栅极305时，屏蔽电极325和屏蔽电极285有效被接地的并且类似于图15中的屏蔽电极324和屏蔽电极284运转，这些屏蔽电极可以是被接地的或保持在参考电位。当“接通”栅极305时，将电压Ve施加到屏蔽电极285和屏蔽电极325，这是因为屏蔽电极285和屏蔽电极325电连接到栅极305。然而，施加到屏蔽电极285和屏蔽电极325的电压Ve可能导致邻近沟槽的侧壁形成累积层。这个累积层产生装置105的较低“导通”电阻。此外，累积层也可能影响装置105的栅极-漏极电容。
[0076]根据所有上述内容，本领域技术人员可以确定，根据一个实施方案，一种半导体装置包括具有主要表面的第一导电类型的半导体材料的区域，以及从主要表面延伸到半导体材料的区域中的沟槽。装置包括形成在沟槽内并且邻近沟槽的侧壁表面的绝缘层。装置包括在沟槽的底部中、覆盖在绝缘体的部分上面并且通过绝缘层与沟槽的侧壁表面分离的第一屏蔽电极。装置包括在沟槽中、覆盖在第一屏蔽电极上面并且通过绝缘层与沟槽的侧壁表面分离的栅极。装置包括在沟槽内、覆盖在栅极上面并且通过绝缘层与沟槽的侧壁表面分离的第二屏蔽电极。装置包括形成在半导体材料的区域内、邻近栅极、通过栅极层与栅极分离并且与主要表面间隔开的第二导电类型的体区。
[0077]本领域技术人员也将了解，根据另一实施方案，一种半导体装置包括具有主要表面的第一导电类型的半导体区域，以及从主要表面延伸到半导体材料的区域中的沟槽。装置包括在沟槽的底部中的第一屏蔽电极。第一介电层使第一屏蔽电极与半导体材料的区域绝缘。装置包括在沟槽中的栅极。栅极覆盖在第一屏蔽电极上面并且通过第二介电层与第一屏蔽电极绝缘。第三介电层使栅极与半导体材料的区域绝缘。装置包括在沟槽中的第二屏蔽电极。第二屏蔽电极覆盖在栅极上面并且通过第四介电层与栅极绝缘。第五介电层使第二屏蔽电极与半导体材料的区域绝缘。装置包括形成在半导体材料的区域内、邻近栅极、通过栅极层与栅极分离并且与主要表面间隔开的第二导电类型的体区。装置包括接近半导体材料的区域的主要表面并且在半导体材料的区域内的第一导电类型的半导体材料的接触区。
[0078]本领域技术人员也将了解，根据另一实施方案，一种形成半导体装置的方法包括以下动作:提供具有主要表面的第一导电类型的半导体材料的区域。方法包括形成从主要表面延伸到半导体材料的区域中的沟槽。方法包括形成在沟槽中并且邻近沟槽内的侧壁表面的部分的第一屏蔽介电层。方法包括形成沟槽中的第一屏蔽电极，其覆盖在第一屏蔽介电层上面并且通过第一屏蔽介电层与沟槽的侧壁表面分离。方法包括形成在沟槽中并且邻近沟槽内的侧壁表面的部分的栅极介电层。方法包括形成沟槽中的栅极，其覆盖在第一屏蔽电极上面并且通过栅极介电层与沟槽的侧壁表面分离。方法包括形成在沟槽中并且邻近沟槽内的侧壁表面的部分的第二屏蔽介电层。方法包括形成沟槽中的第二屏蔽电极，其覆盖在栅极上面并且通过第二屏蔽介电层与沟槽的侧壁表面分离。方法包括形成在半导体材料的区域内、邻近栅极、通过栅极介电层与栅极分离并且与主要表面间隔开的体区。
[0079]根据本实用新型的一个方面，提供一种半导体装置，其包括:第一导电类型的半导体材料的区域，其具有主要表面；沟槽，其从所述主要表面延伸到所述半导体材料的区域中；第一介电层，其形成在所述沟槽内并且邻近所述沟槽的侧壁表面，其中所述第一介电层包括第一屏蔽层、栅极层和第二屏蔽层；第一屏蔽电极，其在所述沟槽的底部中、覆盖在所述第一介电层的部分上面并且通过所述第一屏蔽层与所述沟槽的所述侧壁表面间隔开；栅极，其在所述沟槽中、覆盖在所述第一屏蔽电极上面并且通过所述栅极层与所述沟槽的所述侧壁表面间隔开；第二屏蔽电极，其在所述沟槽中、覆盖在所述栅极上面并且通过所述第二屏蔽层与所述沟槽的所述侧壁表面间隔开；以及第二导电类型的体区，其形成在所述半导体材料的区域内、邻近所述栅极、通过所述栅极层与所述栅极间隔开并且与所述主要表面间隔开。[0080]在一种实施方式中，所述第一屏蔽电极、所述第一栅极和所述第二屏蔽电极形成单个多晶硅结构。
[0081]在一种实施方式中，所述第一屏蔽层的厚度和所述第二屏蔽层的厚度大于所述栅极层的厚度。
[0082]在一种实施方式中，使所述第一屏蔽层的所述厚度从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中使所述第二屏蔽层的所述厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
[0083]在一种实施方式中，所述第一屏蔽层的所述厚度以阶梯方式从所述第一屏蔽电极的下表面处的较厚部分减小到接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中所述第二屏蔽层的所述厚度以阶梯方式从所述第二屏蔽电极的上表面处的较厚部分减小到接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
[0084]在一种实施方式中，所述半导体装置进一步包括:第二介电层，其在所述第一屏蔽电极与所述栅极之间延伸；以及第三介电层，其在所述栅极与所述第二屏蔽电极之间延伸。
[0085]在一种实施方式中，所述半导体装置进一步包括所述第一导电类型的半导体材料的接触区，半导体材料的所述接触区邻近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
[0086]在一种实施方式中，第一导电类型的所述半导体材料的区域的掺杂浓度从所述半导体材料的区域的基座处的较高掺杂浓度变化到所述半导体材料的区域的中点处的较低掺杂浓度到所述半导体材料的区域的所述主要表面处的较高掺杂浓度。
[0087]在一种实施方式中，所述第一屏蔽层的所述厚度和所述第二屏蔽层的所述厚度大于所述栅极层的所述厚度。
[0088]在一种实施方式中，使所述第一屏蔽层的所述厚度从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为所述第一屏蔽电极的上表面处的较薄部分，并且其中使所述第二屏蔽层的所述厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为所述第二屏蔽电极的下表面处的较薄部分。
[0089]在一种实施方式中，所述第一屏蔽电极和所述第二屏蔽电极中的一个电连接到所述栅极。
[0090]在一种实施方式中，所述半导体装置进一步包括邻接所述第一导电类型的所述半导体材料的区域的下表面的部分的下部电极和邻接所述第一导电类型的所述半导体材料的区域的所述主要表面的部分的上部电极，其中所述第二屏蔽电极电连接到所述下部电极并且其中所述第一屏蔽电极电连接到所述上部电极。
[0091]在一种实施方式中，所述第一屏蔽电极、所述第二屏蔽电极和所述体区被电接地。
[0092]根据本实用新型的另一方面，提供一种半导体装置，其包括:第一导电类型的半导体材料的区域，其具有主要表面；沟槽，其从所述主要表面延伸到所述半导体材料的区域中；第一屏蔽电极，其在所述沟槽的底部中，第一介电层使所述第一屏蔽电极与所述半导体材料的区域绝缘；栅极，其在所述沟槽中并且覆盖在所述第一屏蔽电极上面，第二介电层使所述栅极与所述第一屏蔽电极绝缘，并且其中第三介电层使所述栅极与所述半导体材料的区域绝缘；第二屏蔽电极，其在所述沟槽中并且覆盖在所述栅极上面，第四介电层使所述第二屏蔽电极与所述栅极绝缘，并且其中第五介电层使所述第二屏蔽电极与所述半导体材料的区域绝缘；第二导电类型的体区，其形成在所述第一导电类型的所述半导体材料的区域内并且邻近所述栅极；以及所述第一导电类型的半导体材料的接触区，所述接触区接近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
[0093]在一种实施方式中，所述第一介电层具有从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有锥形宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽度，并且其中所述第五介电层具有从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有锥形宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处的所述第二屏蔽电极的宽度。
[0094]在一种实施方式中，所述第一介电层具有以阶梯方式从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有阶梯宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽度，并且其中所述第五介电层具有以阶梯方式从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有阶梯宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处所述第二屏蔽电极的宽度。
[0095]根据本实用新型的另一方面，提供一种用于形成半导体装置的方法，其包括以下动作:提供具有主要表面的半导体材料的区域；移除半导体衬底的部分以形成从所述主要表面延伸到所述半导体材料的区域中的沟槽；形成在所述沟槽中并且邻近所述沟槽内的侧壁表面的部分的第一屏蔽介电层；形成在所述沟槽中、覆盖在所述第一屏蔽介电层上面并且通过所述第一屏蔽介电层与所述沟槽的所述侧壁表面间隔开的第一屏蔽电极；形成在所述沟槽中并且邻近所述沟槽内的侧壁表面的部分的栅极介电层；形成在所述沟槽中、覆盖在所述第一屏蔽电极上面并且通过所述栅极介电层与所述沟槽的所述侧壁表面间隔开的栅极；形成在所述沟槽中并且邻近所述沟槽内的侧壁表面的部分的第二屏蔽介电层；形成在所述沟槽中、覆盖在所述栅极上面并且通过所述第二屏蔽介电层与所述沟槽的所述侧壁表面间隔开的第二屏蔽电极；以及形成在所述半导体材料的区域内、邻近所述栅极、通过所述栅极介电层与所述栅极间隔开并且与所述主要表面间隔开的体区。
[0096]在一种实施方式中，所述形成在所述沟槽中的所述栅极介电层的动作进一步包括形成覆盖在所述第一屏蔽电极上面并且在所述栅极与所述第一屏蔽电极之间延伸的所述栅极介电层的部分，并且其中所述形成在所述沟槽中的所述第二屏蔽介电层的动作进一步包括形成覆盖在所述栅极上面并且在所述栅极与所述第二屏蔽电极之间延伸的所述第二屏蔽介电层的部分。
[0097]在一种实施方式中，所述形成在所述沟槽中的所述第一屏蔽介电层的动作进一步包括形成所述第一屏蔽介电层，其具有从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为所述第一屏蔽电极的上表面处的较薄部分的厚度，并且其中所述形成在所述沟槽中的所述第二屏蔽介电层的动作进一步包括形成所述第二屏蔽介电层，其具有从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为所述第二屏蔽电极的下表面处的较薄部分的厚度。
[0098]在一种实施方式中，所述形成在所述沟槽中的所述第一屏蔽介电层的动作进一步包括形成所述第一屏蔽介电层，其具有以阶梯方式从所述第一屏蔽电极的下表面处的较厚部分减小到所述第一屏蔽电极的上表面处的较薄部分的厚度，并且其中所述形成在所述沟槽中的所述第二屏蔽介电层的动作进一步包括形成所述第二屏蔽介电层，其具有以阶梯方式从所述第二屏蔽电极的上表面处的较厚部分减小到所述第二屏蔽电极的下表面处的较薄部分的厚度。
[0099]尽管用具体优选实施方案和示例性实施方案描述本实用新型的主题，但是前述附图和其描述仅描绘主题的典型实施方案，因此不被认为是其范围的限制。很明显，本领域技术人员将易了解许多替代和变化。例如，已针对特定η沟道MOSFET结构描述主题，然而方法和结构直接适用于其它MOS晶体管。
[0100]如下文的权利要求书反映，实用新型方面可以处于少于单个上述公开的实施方案的所有特征。因此，下文表达的权利要求书明确并入该附图详述中，其中每个权利要求独立地作为本实用新型的一个或多个实施方案。此外，尽管本文所述的一些实施方案包括一些特征但不是包括在其它实施方案中的其它特征，但是如本领域技术人员将理解，不同的实施方案的特征的组合意欲在本实用新型的范围内并且意欲形成不同的实施方案。
【权利要求】
1.一种半导体装置，其特征在于，所述半导体装置包括: 第一导电类型的半导体材料的区域，其具有主要表面； 沟槽，其从所述主要表面延伸到所述半导体材料的区域中； 第一介电层，其形成在所述沟槽内并且邻近所述沟槽的侧壁表面，其中所述第一介电层包括第一屏蔽层、栅极层和第二屏蔽层； 第一屏蔽电极，其在所述沟槽的底部中、覆盖在所述第一介电层的部分上面并且通过所述第一屏蔽层与所述沟槽的所述侧壁表面间隔开； 栅极，其在所述沟槽中、覆盖在所述第一屏蔽电极上面并且通过所述栅极层与所述沟槽的所述侧壁表面间隔开； 第二屏蔽电极，其在所述沟槽中、覆盖在所述栅极上面并且通过所述第二屏蔽层与所述沟槽的所述侧壁表面间隔开；以及 第二导电类型的体区，其形成在所述半导体材料的区域内、邻近所述栅极、通过所述栅极层与所述栅极间隔开并且与所述主要表面间隔开。
2.如权利要求1所述的半导体装置，其特征在于，所述第一屏蔽电极、所述栅极和所述第二屏蔽电极形成单个多晶硅结构。
3.如权利要求2所述的半导体装置，其特征在于，所述第一屏蔽层的厚度和所述第二屏蔽层的厚度大于所述栅极层的厚度。
4.如权利要求3所述的半导体装置，其特征在于，使所述第一屏蔽层的所述厚度从所述第一屏蔽电极的下 表面处的较厚部分逐渐变细成为接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中使所述第二屏蔽层的所述厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
5.如权利要求3所述的半导体装置，其特征在于，所述第一屏蔽层的所述厚度以阶梯方式从所述第一屏蔽电极的下表面处的较厚部分减小到接近所述第一屏蔽电极与所述栅极汇合的点的较薄部分，并且其中所述第二屏蔽层的所述厚度以阶梯方式从所述第二屏蔽电极的上表面处的较厚部分减小到接近所述栅极与所述第二屏蔽电极汇合的点的较薄部分。
6.如权利要求1所述的半导体装置，其特征在于，所述半导体装置进一步包括: 第二介电层，其在所述第一屏蔽电极与所述栅极之间延伸；以及 第三介电层，其在所述栅极与所述第二屏蔽电极之间延伸。
7.如权利要求1所述的半导体装置，其特征在于，所述半导体装置进一步包括所述第一导电类型的半导体材料的接触区，半导体材料的所述接触区邻近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
8.如权利要求1所述的半导体装置，其特征在于，第一导电类型的所述半导体材料的区域的掺杂浓度从所述半导体材料的区域的基座处的较高掺杂浓度变化到所述半导体材料的区域的中点处的较低掺杂浓度到所述半导体材料的区域的所述主要表面处的较高掺杂浓度。
9.如权利要求1所述的半导体装置，其特征在于，所述第一屏蔽层的厚度和所述第二屏蔽层的厚度大于所述栅极层的厚度。
10.如权利要求1所述的半导体装置，其特征在于，使所述第一屏蔽层的厚度从所述第一屏蔽电极的下表面处的较厚部分逐渐变细成为所述第一屏蔽电极的上表面处的较薄部分，并且其中使所述第二屏蔽层的厚度从所述第二屏蔽电极的上表面处的较厚部分逐渐变细成为所述第二屏蔽电极的下表面处的较薄部分。
11.如权利要求1所述的半导体装置，其特征在于，所述第一屏蔽电极和所述第二屏蔽电极中的一个电连接到所述栅极。
12.如权利要求1所述的半导体装置，其特征在于，所述半导体装置进一步包括邻接所述第一导电类型的所述半导体材料的区域的下表面的部分的下部电极和邻接所述第一导电类型的所述半导体材料的区域的所述主要表面的部分的上部电极，其中所述第二屏蔽电极电连接到所述下部电极并且其中所述第一屏蔽电极电连接到所述上部电极。
13.如权利要求1所述的半导体装置，其特征在于，所述第一屏蔽电极、所述第二屏蔽电极和所述体区被电接地。
14.一种半导体装置，其特征在于，所述半导体装置包括: 第一导电类型的半导体材料的区域，其具有主要表面； 沟槽，其从所述主要表面延伸到所述半导体材料的区域中； 第一屏蔽电极，其在所述沟槽的底部中，第一介电层使所述第一屏蔽电极与所述半导体材料的区域绝缘； 栅极，其在所述沟槽中并且覆盖在所述第一屏蔽电极上面，第二介电层使所述栅极与所述第一屏蔽电极绝缘，并且其中第三介电层使所述栅极与所述半导体材料的区域绝缘； 第二屏蔽电极，其在所述沟槽中并且覆盖在所述栅极上面，第四介电层使所述第二屏蔽电极与所述栅极绝缘，并且其中第五介电层使所述第二屏蔽电极与所述半导体材料的区域绝缘； 第二导电类型的体区，其形成在所述第一导电类型的所述半导体材料的区域内并且邻近所述栅极；以及 所述第一导电类型的半导体材料的接触区，所述接触区接近所述半导体材料的区域的所述主要表面并且在所述半导体材料的区域内。
15.如权利要求14所述的半导体装置，其特征在于，所述第一介电层具有从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有锥形宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽度，并且其中所述第五介电层具有从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有锥形宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处的所述第二屏蔽电极的宽度。
16.如权利要求14所述的半导体装置，其特征在于，所述第一介电层具有以阶梯方式从所述第一屏蔽电极的下表面变化到所述第一屏蔽电极的上表面的厚度，所述第一介电层在所述第一屏蔽电极的所述下表面处比在所述第一屏蔽电极的所述上表面处厚，并且其中所述第一屏蔽电极具有阶梯宽度以使得在下表面处的所述第一屏蔽电极的宽度小于在上表面处的所述第一屏蔽电极的宽 度，并且其中所述第五介电层具有以阶梯方式从所述第二屏蔽电极的下表面变化到所述第二屏蔽电极的上表面的厚度，所述第五介电层在所述第二屏蔽电极的所述下表面处比在所述第二屏蔽电极的所述上表面处薄，并且其中所述第二屏蔽电极具有阶梯宽度以使得在下表面处的所述第二屏蔽电极的宽度大于在上表面处所述第二屏蔽电极的宽度。`
【文档编号】H01L29/78GK203659875SQ201320465514
【公开日】2014年6月18日 申请日期:2013年8月1日 优先权日:2012年8月21日
【发明者】B·帕德玛纳伯翰, P·温卡特拉曼 申请人:半导体元件工业有限责任公司