芯片布置和芯片封装的制作方法
【专利摘要】各种实施例提供了一种芯片布置。该芯片布置可以包括：第一芯片，该第一芯片包括第一触点和第二触点；第二芯片；引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分；以及多个引脚，这些引脚被耦合到该引线框架上。至少一个第一引脚被耦合到该第一引线框架部分，并且至少一个第二引脚被耦合到该第二引线框架部分。该第一芯片的该第一触点被电耦合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分。该第二芯片的触点被电耦合到该第二引线框架部分。
【专利说明】芯片布置和芯片封装
【技术领域】
[0001]各种实施例总体上涉及一种芯片布置和一种芯片封装。举例而言，各种实施例涉及一种多芯片式通孔封装。
【背景技术】
[0002]可以将多个功率半导体芯片集成到一个电子封装例如通孔封装(THP)或表面安装器件(SMD)之中。
[0003]当前，分立的通孔封装(例如T0218、T0220、T0247、T0251)在功率应用中被用于分立的功率半导体芯片，例如，主要用于大于200V的高电压应用。然而，例如在一种标准半桥电路中，分立的封装要求更多板空间和更大的组装成本用于电和/或热的重新分布。
[0004]希望提供多芯片式封装以供用于功率应用。
【发明内容】
[0005]各种实施例提供了一种芯片布置。该芯片布置可以包括:第一芯片，该第一芯片包括第一触点和第二触点；第二芯片；引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分；以及多个引脚，这些引脚被耦合到该引线框架。至少一个第一引脚被耦合到该第一引线框架部分，并且至少一个第二引脚被耦合到该第二引线框架部分。该第一芯片的该第一触点被电稱合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分。该第二芯片的触点被电耦合到该第二引线框架部分。
【专利附图】
【附图说明】
[0006]在附图中，贯穿不同的视图，类似的参考标记总体上指代相同的部分。附图不必是按比例的，而是总体上将重点放在展示本发明的原理。在以下描述中，参照附图对本发明的各种实施例进行描述，在附图中:
[0007]图1示出了展示根据一个实施例的芯片布置的图；
[0008]图2示出了与图1的芯片布置相对应的电路；
[0009]图3示出了展示图1的芯片布置的图像；
[0010]图4示出了根据一个实施例的引线框架；
[0011]图5示出了根据一个实施例的引线框架；
[0012]图6示出了展示根据另一实施例的芯片布置的图；
[0013]图7示出了展示根据又一实施例的芯片布置的图；
[0014]图8示出了与图7的芯片布置相对应的芯片封装。
【具体实施方式】
[0015]以下详细说明参考了附图，这些附图通过展示方式示出了可以实践本发明的具体细节和实施例。
[0016]词语“示例性的”在此用来意指“充当一个示例、实例、或说明”。在此被描述为“示例性的”任何实施例或设计不必解释为是比其他实施例或设计更优选或者更有利的。
[0017]词语“耦合”在此用来指示两个元件彼此协作或者相互作用，而无论它们是直接还是间接地相接触(例如，物理接触或电接触)。
[0018]各种实施例涉及一种芯片布置。该芯片布置可以包括:第一芯片，该第一芯片包括第一触点和第二触点；第二芯片；引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分；以及多个引脚，耦合到该引线框架上。至少一个第一引脚被耦合到该第一引线框架部分上，并且至少一个第二引脚被耦合到该第二引线框架部分上。该第一芯片的该第一触点被电耦合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分。该第二芯片的触点被电耦合到该第二引线框架部分。
[0019]该第一芯片和该第二芯片中的至少一个可以包括功率半导体芯片，如功率MOSFET(金属氧化物半导体场效应晶体管)、JFET (结型栅场效应晶体管)、IGBT (绝缘栅双极型晶体管)或功率双极型晶体管。
[0020]在一个实施例中，该第一芯片可以包括场效应晶体管功率半导体芯片,例如,功率MOSFET或JFET。该第一芯片的该第二触点可以是该场效应晶体管功率半导体芯片的源极触点/端子。该第一芯片的该第一触点可以是该场效应晶体管功率半导体芯片的漏极触点
/端子。
[0021]在各种实施例中，该第一芯片可以包括双极型晶体管功率半导体芯片。该第一芯片的该第二触点可以是该双极型晶体管功率半导体芯片的发射极触点/端子。该第一芯片的该第一触点可以是该双极型晶体管功率半导体芯片的集电极触点/端子。
[0022]在又一个实施例中，该第一芯片可以包括IGBT功率半导体芯片。该第一芯片的该第二触点可以是该IGBT功率半导体芯片的发射极触点/端子。该第一芯片的该第一触点可以是该IGBT功率半导体芯片的集电极触点/端子。
[0023]在各种实施例中，该第一芯片和该第二芯片中的至少一个可以具有的芯片大小是在从约Imm2至约800mm2范围内，例如,在从约IOmm2至约50mm2范围内。
[0024]根据各种实施例，该多个引线框架部分中的至少一个引线框架部分具有的长度是在从约Imm至约4cm范围内，例如，在一个示例性实施例中是在从约Imm至约2cm范围内。该多个引线框架部分中的至少一个引线框架部分可以具有的宽度是在从约Imm至约2cm范围内，例如，在一个示例性实施例中是在从约Imm至约Icm范围内。
[0025]在一个实施例中，该多个引脚(也可被称作引线)中的至少一个引脚(也可被称作引线)具有的长度是在从约Imm至约4cm范围内，例如，在一个示例性实施例中是在从约Imm至约2cm范围内。在各种实施例中，该多个弓I脚中的至少一个弓I脚具有的长度是在从约
0.5cm至约5cm范围内，例如,在一个示例性实施例中是在从约Icm至约3cm范围内。
[0026]在一个实施例中，该多个引脚中的至少一个引脚具有的宽度是在从约0.5mm至约5mm范围内，例如，在一个示例性实施例中是在从约Imm至约3mm范围内。
[0027]根据各种实施例，该多个引脚中的至少一个引脚具有第一长度，并且该多个引脚中的至少一个其他引脚具有第二长度，其中该第二长度小于该第一长度。在各种实施例中，具有该第一长度的该至少一个引脚可以与该引线框架直接连接，例如，被形成为该引线框架的一部分；并且具有该第二长度的该至少一个其他引脚可以与该引线框架间接连接，例如，是与该引线框架分开形成。
[0028]在各种实施例中，这些引线框架部分可以不具有封装材料。在各种实施例中，这些弓I线框架部分可以部分地不具有封装材料。
[0029]这些引线框架部分可以由金属或者金属合金制成，该金属或金属合金例如包括选自以下组的一种材料，该组由以下各项组成:铜(Cu)、铁镍(FeNi)、钢等等。
[0030]根据各种实施例，该多个引脚中的至少一个引脚可以弯曲到第一方向中，并且该多个引脚中的至少一个其他引脚被弯曲到与该第一方向不同的第二方向中。在各种实施例中，该第二方向与该第一方向相背离。在各种实施例中，该多个引脚中的被弯曲到该第一方向中的该至少一个弓I脚可以是控制引脚；并且该多个弓I脚中的被弯曲到该第二方向中的该至少一个其他引脚可以是功率引脚。
[0031]另一个实施例可以涉及一种芯片封装。该芯片封装可以包括芯片布置和封装该芯片布置的封装材料。该芯片布置可以包括:第一芯片，该第一芯片包括第一触点和第二触点；第二芯片；引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分；以及多个引脚，这些引脚被耦合到该引线框架。至少一个第一引脚被耦合到该第一引线框架部分，并且至少一个第二引脚被耦合到该第二引线框架部分。该第一芯片的该第一触点被电耦合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分；并且该第二芯片的一个触点被电耦合到该第二引线框架部分。该第一引脚的至少一部分和该第二引脚的至少一部分不具有该封装材料。
[0032]上文关于芯片布置所描述的各种实施例对于包括芯片布置的芯片封装是类似有效的。
[0033]该芯片封装可被配置成通孔封装(through hole package)。
[0034]在各种实施例中，该第一芯片可以包括场效应晶体管功率半导体芯片，例如，功率MOSFET或JFET。该第一芯片的该第二触点可以是该场效应晶体管功率半导体芯片的源极触点/端子。该第一芯片的该第一触点可以是该场效应晶体管功率半导体芯片的漏极触点
/端子。
[0035]在各种实施例中，该第一芯片可以包括双极型晶体管功率半导体芯片。该第一芯片的该第二触点可以是该双极型晶体管功率半导体芯片的发射极触点/端子。该第一芯片的该第一触点可以是该双极型晶体管功率半导体芯片的集电极触点/端子。
[0036]在各种实施例中，该第一个芯片可以包括IGBT功率半导体芯片。该第一芯片的该第二触点可以是该IGBT功率半导体芯片的发射极触点/端子。该第一芯片的该第一触点可以是该IGBT功率半导体芯片的集电极触点/端子。
[0037]图1示出了展示根据各种实施例的芯片布置100的图解。
[0038]如图1中所示，芯片布置100可以包括第一芯片102、第二芯片112、以及引线框架122，该第一芯片102和该第二芯片112可以安装在该引线框架上。引线框架122可以包括第一引线框架部分124和与该第一引线框架部分124电绝缘的第二引线框架部分126。在各种实施例中，第一芯片102可以安装在第一引线框架部分124，并且第二芯片112可以安装在第二引线框架部分126。[0039]第一芯片102可以包括第一触点104和第二触点106。第一触点104可以定位在第一芯片102的背侧并且被电耦合到第一引线框架部分124。第一芯片102的第二触点106是例如经由连接在第二触点106与第二引线框架部分126之间的接合导线142被电耦合到第二引线框架部分126。
[0040]第二芯片112可以包括电耦合到第二引线框架部分126的触点114。触点114可以定位在第二芯片112的背侧。
[0041]芯片布置100可以进一步包括多个引脚132、134、136、138、140(也可被称作引线)，这些引脚被耦合到引线框架122。在各种实施例中，至少一个第一引脚132被耦合到第一引线框架部分124，并且至少一个第二引脚134被耦合到第二引线框架部分126。在各种实施例中，如图1中所示，第一引脚132和第二引脚134可以形成为引线框架122的多个部分，例如，可以形成为从第一引线框架部分124和第二引线框架部分126延伸的多个引脚。在其他实施例(未示出)中，耦合到第一引线框架部分124的第一引脚132和耦合到第二引线框架部分126的第二引脚134还可以形成为与引线框架部分124、126分开，并且例如，两者之间的电耦合可以经由接合导线来形成。
[0042]在各种实施例中，如图1示出，可以提供其他引脚136、138、140，这些引脚可与引线框架122分开形成。这些引脚136、138、140可以被配置成例如经由接合导线与第一芯片102和第二芯片112电连接。第一引脚132和第二引脚134可以具有第一长度，并且其他引脚136、138、140可以具有小于该第一长度的第二长度，如在图1的实施例中示出。
[0043]第一芯片102和第二芯片112中的至少一个可以包括功率半导体芯片，如功率MOSFET (金属氧化物半导体场效应晶体管)、JFET (结型栅场效应晶体管)、IGBT (绝缘栅双极型晶体管)或功率双极型晶体管等。
[0044]在各种实施例中，第一芯片102和第二芯片112可以是IGBT功率半导体芯片。
[0045]第一芯片102的第一触点104可以是IGBT功率半导体芯片的集电极端子(作为功率端子的一个示例)，它可以被(导电性地)耦合到第一引线框架部分124和第一引脚132。第一引脚132被描绘为Cl，它被连接到第一芯片102的集电极端子104。连接到第二引线框架部分126上的第二触点106可以是第一芯片102的发射极端子。第一芯片102可以进一步包括第三触点108，该第三触点可以是栅极端子、经由接合导线144连接到引脚136(被描绘为G1)。
[0046]第二芯片112的触点114可以是IGBT功率半导体芯片112的集电极端子。集电极触点114可以被耦合到第二引线框架部分126上并进一步耦合到第二引脚134 (被描绘为M-1)上。第一芯片102的发射极端子106 (作为功率端子的另一示例)通过接合导线142和第二引线框架部分126上也被耦合到第二引脚134。第二芯片112可以包括通过接合导线146耦合到引脚138的发射极端子116，并且引脚138被描绘为E2。另外，第二芯片112的栅极端子118可以经由接合导线148而被连接到引脚140 (被描绘为G2)。
[0047]在各种实施例中，第一芯片102和第二芯片112中的至少一个可以具有的芯片大小是在从约Imm2至约800mm2范围内，例如，在一个示例性实施例中是在从约IOmm2至约SOmm2范围内。
[0048]在图2中示出了与芯片布置100相对应的电路200，该电路代表了半桥电路配置。端口 1、2、3、4、5 分别与引脚 C1132、G1136、E2138、G2140 以及 M-1134 相对应。[0049]根据在其中第一芯片102和第二芯片112是IGBT功率半导体芯片的上述示例性实施例，第一芯片102的集电极端子104被电连接到引脚Cl 132、即电路200的端口 I上。第一芯片102的栅极端子108被电连接到引脚G1136、即电路200的端口 2上。第二芯片112的发射极端子116被电连接到引脚E2138、即电路200的端口 3上。第二芯片112的栅极端子118被电连接到引脚G2140、即电路200的端口 4上。第一芯片102的发射极端子106经由其通过接合导线142与第二引线框架部分126的电连接而被电连接到第二芯片112的集电极端子114上。第二芯片112的集电极端子114被进一步地电耦合到作为电路200的端口 5的引脚M-1134上。换句话说，第一芯片102的发射极端子106和第二芯片112的集电极端子114被电连接在引脚M-1134 (即电路200的端口 5)处。第一 IGBT芯片102和第二 IGBT芯片112可以各自包括作为IGBT芯片102、112的一部分的衬底二极管，并且该衬底二极管被示出为图2的电路200中的IGBT芯片102、112的一部分。
[0050]在图3中示出了展示图1的芯片布置100的图像。
[0051]在上文的实施例中，第一芯片102和第二芯片112是IGBT功率半导体芯片。应当理解，第一芯片102和第二芯片112可以是其他类型的功率半导体芯片，并且第一芯片102和第二芯片112可以是相同或不同类型的功率半导体芯片。例如，当第一芯片102和第二芯片112是功率MOSFET或JFET芯片时，触点104、114可以是漏极端子，触点106、116可以是源极端子，并且触点108、118可以对应地是第一芯片102和第二芯片112的栅极端子。在另一示例中，其中第一芯片102和第二芯片112是双极型晶体管功率半导体芯片，则触点104、114可以是集电极端子，触点106、116可以是发射极端子，并且触点108、118可以对应地是第一芯片102和第二芯片112的端子。
[0052]在各种实施例中，可以在第二芯片112上设有栅极驱动器，例如用以提供对第一芯片102的驱动输入。在各种实施例中，可将栅极驱动器安装在第二引线框架部分126上、但与该第二引线框架部分电绝缘，例如用以提供对第一芯片102和/或第二芯片112的驱动输入。
[0053]根据一个实施例，另外的逻辑(例如，栅极驱动器)端子可以例如通过除了上述五个引脚132、134、136、138、140外的一个或多个引脚(例如，通过4个另外的引脚)来耦合到PWM (脉宽调制)调制器，在这种情况下，芯片布置100可以包括9个引脚。
[0054]在各种实施例中，接合导线142、144、146、148是用于这些芯片、引线框架以及这些引脚之间的对应连接。作为接合导线的替代，在其他实施例中可以使用接触线夹或接线带或其组合用于此种连接。
[0055]引线框架122的引线框架部分124、126可由金属或金属合金制成，该金属或金属合金例如包括选自下组的一种材料，该组由以下各项组成:铜(Cu)、铁镍(FeNi )、钢等等。
[0056]在各种实施例中，引线框架部分124、126可以不具有封装材料。在各种实施例中，弓I线框架部分124、126可以部分地不具有封装材料。此外，这些引脚132、134、136、138、140中的一个或多个的至少一部分可以不具有该封装材料。在各种实施例中，第一引脚132的至少一部分和第二引脚134的至少一部分可以不具有该封装材料。
[0057]第一引线框架部分124和第二引线框架部分126可以彼此机械地分开，以便是彼此电绝缘的。第一引线框架部分124与第二引线框架部分126之间的距离L可以在从约
0.5mm至约50mm范围内，例如,在一个实施例中在从约Imm至约IOmm范围内。在一个示例中，距离L可以为约2.05mm。
[0058]在各种实施例中，多个引线框架部分可以被包括在芯片布置100中以形成一个共用封装。例如，可以在该芯片布置中形成多个的两个半桥或三个半桥(例如，用于电机控制)，在这种情况下，对于所有功率晶体管可以使用仅一个栅极驱动器。
[0059]图4示出了根据各种实施例的引线框架400。
[0060]引线框架400可以包括多个引线框架单元122，其中每个引线框架单元122都可以用于在上文图1中所述的芯片布置100。每个引线框架单元122可以包括第一引线框架部分124和与该第一引线框架部分124电绝缘的第二引线框架部分126。多个引脚402可以被(例如，导电性地)耦合到这些引线框架单元122上。这些引脚402可以与这些引线框架部分124、126 —体形成而作为这些引线框架单元122的一部分、或者可以形成为是与引线框架部分124、126分开的。
[0061]在各种实施例中，该多个引线框架单元122彼此分开，这样使得每个引线框架单元122都可以用于上述的单一芯片布置100。在各种实施例中，多于一个的引线框架单元122可以用于芯片布置中以将更多芯片集成在单一芯片布置中。
[0062]在上述芯片布置100中，该多个引线框架部分124、126中的至少一个引线框架部分可以具有的长度是在从约Imm至约4cm范围内，例如，在各种实施例中是在从约Imm至约2cm范围内。该多个引线框架部分124、126中的至少一个引线框架部分可以具有的宽度是在从约Imm至约2cm范围内，例如，在各种实施例中是在从约Imm至约Icm范围内。
[0063]在各种实施例中，该多个引脚132、134、136、138、140中的至少一个引脚具有的长度是在从约Imm至约4cm范围内，例如，在各种实施例中是在从约Imm至约2cm范围内。在另一个实施例中，该多个引脚132、134、136、138、140中的至少一个引脚具有的长度是在从约0.5cm至约5cm范围内，例如，在各种实施例中是在从约Icm至约3cm范围内。
[0064]在各种实施例中，该多个引脚132、134、136、138、140中的至少一个引脚具有的宽度是在从约0.5mm至约5mm范围内，例如，在各种实施例中是在从约Imm至约3mm范围内。
[0065]图5示出了根据各种实施例的引线框架，其中展示了在图1的芯片布置100(例如，针对T0247-5封装)中的引线框架122和耦合到该引线框架122上的引脚的示例性尺寸。
[0066]图6示出了展示根据各种实施例的芯片布置的图解。
[0067]类似于图1的芯片布置100，芯片布置600包括第一芯片602、第二芯片612、以及引线框架622，该第一芯片602和该第二芯片612安装在该引线框架上。引线框架622可以包括第一引线框架部分624和与该第一引线框架部分624电绝缘的第二引线框架部分626。在各种实施例中，第一芯片602可以安装在第一引线框架部分624上，并且第二芯片612可以安装在第二引线框架部分626上。
[0068]第一芯片602可以包括第一触点604和第二触点606。第一触点604可以定位在第一芯片602的背侧并且可以被电耦合到第一引线框架部分624上。第一芯片602的第二触点606可以例如经由被连接在该第二触点606与第二引线框架部分626之间的一条或多条接合导线642被电耦合到第二引线框架部分626上。
[0069]第二芯片612可以包括电耦合到第二引线框架部分626的触点614。触点614可以定位在第二芯片612的背侧。
[0070]芯片布置600可以进一步包括多个引脚632、634、636、638、640，这些引脚被耦合到引线框架622。在各种实施例中，至少一个第一引脚632被耦合到第一引线框架部分624，并且至少一个第二引脚634被耦合到第二引线框架部分626。在各种实施例中，如图6中所示，第一引脚632和第二引脚634可以形成为引线框架622的多个部分，例如，可以形成为从第一引线框架部分624和第二引线框架部分626延伸的多个引脚。在各种实施例(未示出)中，耦合到第一引线框架部分624上的第一引脚632和耦合到第二引线框架部分626上的第二引脚634还可以形成为是与引线框架部分624、626分开的，并且例如，两者之间的电耦合可以经由接合导线来形成。
[0071]在各种实施例中，如图6中所示，其他引脚636、638、640可以被形成为是与引线框架622分开的。这些引脚636、638、640可以被配置成例如经由接合导线与第一芯片602和第二芯片612电连接。第一引脚632和第二引脚634可以具有第一长度，并且其他引脚636、638、640可以具有小于该第一长度的第二长度,如在图6的各种实施例中不出。
[0072]第一芯片602和第二芯片612中的至少一个可以包括功率半导体芯片。
[0073]在图6(a)的各种实施例中，第一芯片602是二极管芯片，并且第二芯片612是IGBT芯片。
[0074]第一芯片602的第一触点604可以是该二极管芯片的阴极端子，它被耦合到第一引线框架部分624和第一引脚632上。第一引脚632被描绘为K。连接到第二引线框架部分626的第二触点606是第一芯片602的阳极端子。
[0075]第二芯片612的触点614可以是IGBT芯片612的集电极端子。集电极触点614可以被耦合到第二引线框架部分626并可以进一步耦合到第二引脚634 (被描绘为C)上。第一芯片602的阳极端子606也可以通过接合导线642和第二引线框架部分626被耦合到第二引脚634。第二芯片612可以包括通过接合导线被耦合到引脚638 (针对发射极感测被描绘为AE)和引脚640 (针对发射极被描绘为E)的发射极端子616。另外，第二芯片112的栅极端子618可以经由一条或多条接合导线而被连接到引脚636 (被描绘为G)上。
[0076]在各种实施例中，芯片布置600可以进一步包括第三芯片652。第三芯片652可以例如经由接合导线而电(导通地)耦合到第二芯片612上。在各种实施例中，第三芯片可以是二极管芯片。
[0077]图6(b)的芯片布置600与图6(a)的芯片布置600类似，除了第二芯片662是MOSFET芯片662并因此与图6(a)的第二芯片612不同。
[0078]芯片布置600可以用作用于功率因数控制应用的功率装置。
[0079]图7示出了展示根据各种实施例的芯片布置700的图解。
[0080]类似于上述图1和图6的芯片布置100、600，芯片布置700包括第一芯片702、第二芯片712以及引线框架722，该第一芯片702和该第二芯片712安装在该引线框架上。引线框架722可以包括第一引线框架部分724和与该第一引线框架部分724电绝缘的第二引线框架部分726。
[0081]第一芯片702可以包括第一触点704和第二触点706。第一触点704可以定位在第一芯片702的背侧并且可以被电耦合到第一引线框架部分724。第一芯片702的第二触点706可以例如经由被连接在该第二触点706与第二引线框架部分726之间的一条或多条接合导线742被电耦合到第二引线框架部分726。
[0082]第二芯片712可以包括被电耦合到第二引线框架部分726的触点714。触点714可以定位在第二芯片712的背侧。
[0083]芯片布置700可以进一步包括多个引脚732、734、736、738、740，这些引脚被耦合到引线框架722。在各种实施例中，至少一个第一引脚732被耦合到第一引线框架部分724上，并且至少一个第二引脚734被耦合到第二引线框架部分726上。其他引脚736、738、740可以被配置成例如经由接合导线与第一芯片702和第二芯片712电连接。第一引脚732和第二引脚734可以具有第一长度，并且其他引脚736、738、740可以具有小于该第一长度的第二长度。
[0084]第一芯片702和第二芯片712中的至少一个可以包括功率半导体芯片。
[0085]在各种实施例中，如图7中所示，第一芯片702是二极管芯片，并且第二芯片712是一个CooIMOS芯片。
[0086]第一芯片702的第一触点704可以是二极管芯片的阴极端子，它被耦合到第一引线框架部分724和第一引脚732。第一引脚732被描绘为C。连接到第二引线框架部分726上的第二触点706可以是第一芯片702的阳极端子。
[0087]第二芯片712的触点714可以是CooIMOS芯片712的漏极端子。漏极触点714被耦合到第二引线框架部分726并进一步耦合到第二引脚734 (就CoolMOS芯片712的漏极端子和二极管芯片702的阳极端子而言被描绘为D/A)上。第一芯片702的阳极端子706可以通过接合导线742和第二引线框架部分726被耦合到第二引脚734。第二芯片712包括耦合到引脚738 (被描绘为S)上的源极端子716、以及被连接到引脚740 (针对源极感测被描绘为SS)上用于源极感测的另外一个触点。另外，第二芯片712的栅极端子718经由一条或多条接合导线而被连接到引脚736 (被描绘为G)上。
[0088]在上述各种实施例中，在芯片布置600、700中的电耦合或连接可以通过接合导线、接线夹，接线带或其组合实现。
[0089]在上述各种实施例中，芯片布置100、600、700可以包括多个引线框架部分，以便形成一种多芯片式封装，例如，一种多芯片式通孔封装。多个功率半导体芯片可以被集成在芯片布置100、600、700中，其他芯片如栅极驱动器或控制器芯片也可以被集成到这些芯片
布置之中。
[0090]图8示出了与图7的芯片布置700相对应的芯片封装800。
[0091 ] 芯片布置700被封装材料封装，以形成芯片封装800，其中引脚732、734、736、738、740中的一个或多个的至少一部分不具有该封装材料。芯片封装800可以形成为一个通孔封装 T0218-5。
[0092]根据各种实施例，该多个引脚732、734、736、738、740中的至少一个引脚(例如，逻辑引脚736、740)被弯曲到第一方向中，并且该多个引脚732、734、736、738、740中的至少一个其他引脚(例如，功率引脚732、734、738)被弯曲到与该第一方向不同的第二方向中。在各种实施例中，该第二方向与该第一方向相背离。该多个引脚中的被弯曲到该第一方向中的该至少一个引脚(例如，逻辑引脚736、740)可以是控制引脚；并且该多个引脚中的被弯曲到该第二方向中的该至少一个其他引脚(例如，功率引脚732、734、738)可以是功率引脚。通过这种方式，这些逻辑引脚可以被布置在一行中，并且这些功率引脚可以被布置在另一行中，这有助于减少所要求的板空间并降低组装成本。
[0093]虽然已经参考具体实施例来具体地示出并且描述了本发明，但本领域的技术人员应理解，可以在不脱离由所附权利要求书所限定的本发明的精神和范围的情况下，对本发明在形式和细节上做出各种改变。因此，本发明的范围由所附权利要求书指出，并且因此意图涵盖在权利要求书的等效意义和范围内的所有改变。
【权利要求】
1.一种芯片布置，包括: 第一芯片，该第一芯片包括第一触点和第二触点； 弟一心片； 引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分； 多个引脚，这些引脚被耦合到该引线框架，其中至少一个第一引脚被耦合到该第一引线框架部分，并且至少一个第二引脚被耦合到该第二引线框架部分； 其中该第一芯片的该第一触点被电耦合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分；并且 其中该第二芯片的触点被电耦合到该第二引线框架部分。
2.如权利要求1所述的芯片布置， 其中该第一芯片和该第二芯片中的至少一个包括功率半导体芯片。
3.如权利要求1所述的芯片布置， 其中该第一芯片和该第二芯片中的至少一个具有的芯片大小是在从约Imm2至约800mm2范围内、优选地是在从约IOmm2至约50mm2范围内。
4.如权利要求1所述的芯片布置， 其中该多个引线框架部分中的至少一个引线框架部分具有的长度是在从约Imm至约4cm范围内、优选地是在从约Imm至约2cm范围内。
5.如权利要求1所述的芯片布置， 其中该多个引线框架部分中的至少一个引线框架部分具有的宽度是在从约Imm至约2cm范围内、优选地是在从约Imm至约Icm范围内。
6.如权利要求1所述的芯片布置， 其中该多个引脚中的至少一个引脚具有的长度是在从约Imm至约4cm范围内、优选地是在从约Imm至约2cm范围内。
7.如权利要求1所述的芯片布置， 其中该多个引脚中的至少一个引脚具有的长度是在从约0.5cm至约5cm范围内、优选地是在从约Icm至约3cm范围内。
8.如权利要求1所述的芯片布置， 其中该多个引脚中的至少一个引脚具有的宽度是在从约0.5mm至约5_范围内、优选地是在从约Imm至约3mm范围内。
9.如权利要求1所述的芯片布置， 其中该多个引脚中的至少一个引脚具有第一长度，并且该多个引脚中的至少一个其他引脚具有第二长度，其中该第二长度小于该第一长度。
10.如权利要求1所述的芯片布置， 其中该引线框架部分不具有封装材料。
11.如权利要求1所述的芯片布置， 其中该引线框架部分是由金属或者金属合金制成；该金属或金属合金优选包括选自下组的一种材料，该组是由以下各项组成:Cu、FeN1、钢。
12.如权利要求1所述的芯片布置，其中该多个引脚中的至少一个引脚被弯曲到第一方向中；并且 其中该多个引脚中的至少一个其他引脚被弯曲到第二方向中； 其中该第二方向与该第一方向不同。
13.如权利要求12所述的芯片布置， 其中该第二方向与该第一方向相背离。
14.如权利要求12所述的芯片布置， 其中该多个引脚中的被弯曲到该第一方向中的该至少一个引脚是控制引脚；并且 其中该多个引脚中的被弯曲到该第二方向中的该至少一个其他引脚是功率引脚。
15.如权利要求1所述的芯片布置， 其中该第一芯片包括场效应晶体管功率半导体芯片；并且 其中该第一芯片的该第二触点是该场效应晶体管功率半导体芯片的源极触点。
16.如权利要求1所述的芯片布置， 其中该第一芯片包括双极型晶体管功率半导体芯片；并且 其中该第一芯片的该第二触点是该双极型晶体管功率半导体芯片的发射极触点。
17.—种芯片封装，包括: 芯片布置，该芯片布置包括: 第一芯片，该第一芯片包括第一触点和第二触点；
AA- ~.-H-* LL 弟一心片 引线框架，该引线框架包括第一引线框架部分和与该第一引线框架部分电绝缘的第二引线框架部分； 多个引脚，这些引脚被耦合到该引线框架，其中至少一个第一引脚被耦合到该第一引线框架部分，并且至少一个第二引脚被耦合到该第二引线框架部分； 其中该第一芯片的该第一触点被电耦合到该第一引线框架部分，并且该第一芯片的该第二触点被耦合到该第二引线框架部分；并且 其中该第二芯片的触点被电耦合到该第二引线框架部分； 封装材料，该封装材料封装该芯片布置，其中该第一引脚的至少一部分和该第二引脚的至少一部分不具有该封装材料。
18.如权利要求15所述的芯片封装， 其中该芯片封装被配置成通孔封装。
19.如权利要求1所述的芯片布置， 其中该第一芯片包括场效应晶体管功率半导体芯片；并且 其中该第一芯片的该第二触点是该场效应晶体管功率半导体芯片的源极触点。
20.如权利要求1所述的芯片布置， 其中该第一芯片包括双极型晶体管功率半导体芯片；并且 其中该第一芯片的该第二触点是该双极型晶体管功率半导体芯片的发射极触点。
【文档编号】H01L23/31GK103972184SQ201410040075
【公开日】2014年8月6日 申请日期:2014年1月27日 优先权日:2013年1月28日
【发明者】R·奥特雷姆巴, K·希斯, W·肖尔茨, T·S·李, F·布鲁齐, D·乔拉, W·佩恩霍普夫, F·施蒂克勒 申请人:英飞凌科技奥地利有限公司