穿通孔及其形成方法
【专利摘要】本发明提供了穿通孔及其形成方法。根据本发明的实施例，半导体芯片包括设置在衬底中或衬底上方的器件区、设置在器件区中的掺杂区以及设置在衬底中的穿通孔。穿通孔延伸穿过掺杂区。
【专利说明】穿通孔及其形成方法
【技术领域】
[0001]本发明一般地涉及半导体器件，并且更具体地涉及穿通孔及其形成方法。
【背景技术】
[0002]半导体器件被用于各种电子应用诸如例如个人计算机、蜂窝电话、数码相机、功率转换和其它电子设备中。半导体器件通常通过以下方式来制作:在半导体衬底上方顺序地沉积材料的绝缘或介电层、导电层和半导体层，以及使用光刻来图案化各个层以在其上形成电路部件和元件。
[0003]晶体管是在半导体器件中频繁使用的元件。例如，在单个集成电路(IC)上可以存在数百万个晶体管，或者仅存在具有用于传导大电流的大栅极外围的单个晶体管。作为示例，在半导体器件制作中使用的普通类型的晶体管是金属氧化物半导体场效应晶体管(M0SFET)。晶体管通常包括设置在衬底中沟道区上方的栅极电介质以及形成在栅极电介质上方的栅极电极。源极区和漏极区形成在衬底内的沟道区的任一侧上。
[0004]金属化层形成在晶体管上方。金属化层包括用于互连晶体管的互连以及用于将晶体管与外部电路接触的接触焊盘。用于接触晶体管的电路可以引入显著的寄生效应，其能够使晶体管的性能降级。
【发明内容】
[0005]根据本发明的实施例，半导体芯片包括设置在衬底中或衬底上方的器件区、设置在器件区中的掺杂区以及设置在衬底中并且延伸穿过掺杂区的穿通孔。
[0006]根据本发明的另一实施例，半导体器件包括设置在衬底的有源区中的掺杂区以及设置在衬底中的多个穿通孔。多个穿通孔延伸穿过掺杂区。
[0007]根据本发明的另一实施例，半导体器件包括设置在衬底的有源区中的源极/漏极区以及设置在衬底中的穿通孔。穿通孔延伸穿过源极/漏极区。
[0008]根据本发明的另一实施例，半导体器件包括设置在衬底中并且包括第一源极/漏极的第一晶体管和设置在衬底中并且包括第二源极/漏极的第二晶体管。第一源极/漏极和第二源极/漏极共享公共区。第一穿通孔设置在公共区中。
[0009]根据本发明的另一实施例，形成半导体芯片的方法包括:在衬底中或衬底上方形成器件区；在器件区中形成掺杂区；以及在衬底中形成穿通孔。穿通孔延伸穿过掺杂区。
[0010]前面已非常广泛地概括了本发明实施例的特征，以便后面的本发明的详细描述可以被更好地理解。在下文中将描述本发明实施例的附加特征和优点，其形成本发明权利要求的主题。本领域技术人员应当意识到的是，公开的构思和具体实施例可以容易地被用作基础来修改或设计用于执行本发明的相同目的的其它结构或过程。本领域技术人员还应当认识到的是，这样的等同构造没有脱离在所附的权利要求中阐述的本发明的精神和范围。
【专利附图】
【附图说明】[0011]为了更完全地理解本发明及其优点，现在参考后面的、与附图一起做出的描述，其中:
图1图示了包括形成在隔离区中的常规穿通孔的半导体器件；
图2，包括图2A和2B，图示了根据本发明的实施例的在器件区中包括穿通孔的半导体器件，其中图2A图示了俯视图，并且图2B图示了截面图；
图3，包括图3A和3B，图示了根据本发明的替代实施例的包括耦合到顶部导电层的穿通孔的半导体器件，其中图3A图示了半导体器件的俯视图，并且图3B图示了半导体器件的截面图；
图4，包括图4A-4D，图示了根据本发明的实施例的在制作的各个阶段期间的半导体器件的截面图；
图5，包括图5A-5D，图示了根据本发明的替代实施例的半导体器件，在该半导体器件中穿通开口被部分填充，其中图5A图示了半导体器件的俯视图并且图5B-?图示了半导体器件的截面图；
图6图示了半导体器件的俯视图的替代实施例，其中在邻近列中的穿通孔被布置在图案中；
图7，包括图7A-7C，图示了具有横向偏移穿通孔的半导体器件的替代实施例，其中图7A图示了俯视图，并且图7B和7C图示了放大的替代俯视图；
图8，包括图8A和SB，图示了具有与穿通孔集成的顶部金属化层的半导体器件的替代实施例，其中图8A图示了俯视图，而图8B图示了截面图；
图9，包括图9A-9D，图示了根据本发明的替代实施例的具有不同纵横比的多个穿通孔的半导体器件的放大的俯视图；
图10，包括图10A-10F，图示了根据本发明的替代实施例的具有与顶部导电层集成的且具有不同纵横比的多个穿通孔的半导体器件的俯视图；
图11，包括图1lA和11B，图示了根据本发明的替代实施例的具有被设置为穿过晶体管漏极区的一个或多个穿通孔的指状晶体管的截面图；
图12图示了根据本发明的替代实施例的具有被设置为穿过漏极、源极或栅极区的一个或多个穿通孔的指状晶体管的截面图；
图13，包括图13A和13B，图示了包括双极结型器件的半导体器件的俯视图的替代实施例，该双极结型器件包括多个穿通孔；
图14图示了包括具有穿通孔的多栅极晶体管的半导体器件的俯视图的替代实施例； 图15，包括图15A-15H，图示了根据本发明的实施例的不同形状的穿通孔；
在不同图中对应的数字和符号通常指代对应的部分，除非另外指明。图被绘制以清楚地图示实施例的有关方面并且不一定按比例绘制。
【具体实施方式】
[0012]下面详细论述各个实施例的制造和使用。然而，应当认识到的是，本发明提供许多可应用的发明构思，这些发明构思可以体现在广泛的各种具体上下文中。论述的具体实施例仅说明了制造和使用本发明的具体方式，并且不限制本发明的范围。
[0013]图1图示了包括常规穿通孔的半导体器件。[0014]穿通孔在许多半导体器件应用中用于减少例如由接合线另外引入的寄生效应，诸如电感、电容。许多半导体器件(诸如功率半导体器件)可以包括具有多个手指的指状晶体管以在不建立长结构的情况下增加电流量。
[0015]参照图1，在常规半导体器件中，多个器件区耦合到公共接合焊盘11。多个器件区通过互连55耦合到接合焊盘11。接下来，接合焊盘11通过穿通孔50耦合到衬底10的背侦仪例如，耦合到封装管脚)。
[0016]因此，穿通孔50放置在与衬底10的器件区物理分离的穿通孔区15中。穿通孔区15可以通过隔离区5 (例如沟槽隔离层)与器件区隔离。
[0017]使用穿通孔50意图消除器件区和封装管脚之间的全部寄生现象。然而，本发明的发明人已识别这些互连55自身可以引入显著的寄生效应由此减少了与穿通孔50的形成相关联的益处。
[0018]本发明的实施例通过消除与互连55相关联的寄生效应来显著地最小化寄生效应。将使用图2来描述本发明的结构实施例。将使用图3和5-14来描述进一步的替代结构实施例。将使用图4来描述制作半导体器件的方法的实施例。
[0019]图2，包括图2A和2B，图示了根据本发明实施例的半导体器件。图2A图示了俯视图，并且图2B图示了截面图。
[0020]图2A图示了包括指状场效应晶体管的半导体器件的一个实施例。在一个实施例中，指状场效应晶体管可以是η沟道金属绝缘体场晶体管。在另一实施例中，指状场效应晶体管可以是P沟道金属绝缘体场效应晶体管。在一个实施例中，指状场效应晶体管包括平面晶体管，而在另一实施例中，指状场效应晶体管包括多栅极晶体管，诸如鳍式场效应晶体管(FINi7ETX
[0021]参照图2Α，指状场效应晶体管包括多个源极区30。多个漏极区40布置在多个源极区30中的每个邻近的源极区之间。在一个实施例中，多个源极区30和多个漏极区40设置在衬底10内的阱区35中(图2Β)。在一些实施例中，多个源极区30和多个漏极区40可以部分地或完全地形成在衬底10上方并且还可以包括升高的源极/漏极区。在各个实施例中，多个源极区30和多个漏极区40的净掺杂与阱区35的净掺杂相反。
[0022]另外，多个栅极线20中的栅极线设置在衬底10上方。多个栅极线20中的栅极线布置在多个源极区30中的源极区和多个漏极区40中的漏极区之间。
[0023]在一个或多个实施例中，多个栅极线20可以耦合在一起。在一个或多个实施例中，可以使用设置在与多个栅极线相同的金属层级中的另一导线25耦合多个栅极线20。在一个或多个实施例中，多个栅极线20是指状结构的部分。在替代实施例中，可以使用上面的金属层级连接多个栅极线。
[0024]在各个实施例中，衬底10可以包括硅衬底。衬底10可以包括基体硅衬底或绝缘体上硅衬底。在一个或多个实施例中，衬底10可以包括化合物半导体诸如II VI半导体，或II1-V半导体。在各个实施例中，衬底10可以包括SiC、SiGe、GaN或其它半导体材料。在一个或多个替代实施例中，衬底10可以包括在硅基体衬底上方的氮化镓层。在一个或多个实施例中，衬底10可以包括外延层,夕卜延层包括异质外延层。在替代实施例中，衬底10可以包括硅上方的碳化硅层。在一个或多个实施例中，衬底10可以包括例如在其内可以制作器件(诸如晶体管或二极管)的任何其它适合的半导体。[0025]隔离区5形成在衬底10中，包围衬底10内的有源器件。作为示例，隔离区5可以包括浅沟槽隔离(STI)区、深沟槽(DT)隔离区、场氧化物隔离区或其它绝缘区。
[0026]在各个实施例中，衬底10可以包括多个有源器件，诸如场效应晶体管、双极晶体管、二极管、晶闸管等。衬底10还可以包括无源器件，诸如电容器、电感器和电阻器。
[0027]如在图2B中图示的，多个穿通孔50设置在多个源极区30中。在一个实施例中，多个源极区30中的每个源极区具有多个穿通孔50的行。在替代实施例中，多个穿通孔50的多于一行可以形成在单个源极区内。因此，在一个实施例中，多个穿通孔50可以从衬底10的背侧彼此耦合。可替代地，可以在堆叠芯片时耦合多个穿通孔50。
[0028]图2B图示了根据本发明实施例的半导体器件的放大截面图。
[0029]图2B图示了图2A中图示的半导体器件内的两个邻近的晶体管。参照图2B，第一晶体管101和第二晶体管102彼此相邻设置。第一晶体管101和第二晶体管102包括多个源极区30中的源极区和多个漏极区40中的漏极区。在一个或多个实施例中，漏极区可以是共享区。多个源极区30和多个漏极区40可以形成在阱区35内。依赖于晶体管的类型(P沟道或η沟道)，阱区35可以是P型或η型阱。在各个实施例中，第一晶体管101和第二晶体管102可以是P沟道或η沟道场效应晶体管。
[0030]参照图2Β，多个栅极线20设置在源极区和漏极区之间。另外，第一晶体管101和第二晶体管102中的每个可以包括一个或多个间隔部，诸如第一间隔部51和第二间隔部52。
[0031]接触层60可以设置在多个源极区30、多个漏极区40的顶表面上方，并且可选地在多个栅极线20上方。在一个或多个实施例中，接触层60可以包括硅化物层。在一个实施例中，接触层60可以包括金属半导体化合物。
[0032]在各个实施例中，多个穿通孔50设置在衬底中。多个穿通孔50延伸穿过多个源极区30和接触层60。多个穿通孔50可以完全地或部分地用导电填充材料填充，导电填充材料可以是任何适合的导体。例如，在一个或多个实施例中，多个穿通孔50可以包括铜、钛、钨、掺杂的多晶硅等。半导体器件可以进一步包括附加的金属化层，为了清楚，附加的金属化层没有图示。
[0033]在各个实施例中，多个穿通孔50中的每个包括微通孔，微通孔可以具有大纵横比(沿X轴的宽度WtSV和沿ζ轴的深度Dtsv)。在一个或多个实施例中，多个穿通孔50的宽度Wtsv可以是大约0.1 μ m到大约25 μ m,并且在一个实施例中大约0.1 μ m nm到大约5 μ m。在一个或多个实施例中，多个穿通孔50的宽度Wtsv对多个穿通孔50的深度Dtsv的比率是大约1:3到大约1:100，并且在一个实施例中大约1:5到大约1:20。
[0034]图3，包括图3A和3B，图示了根据本发明的替代实施例的具有耦合到顶部导电层的多个穿通孔的半导体器件。图3A图示了半导体器件的俯视图，并且图3B图示了半导体器件的截面图。
[0035]在这个实施例中，多个穿通孔50不仅形成在衬底10内而且可以形成在设置在衬底10上方的层内。如图3B中图示的，导电层70设置在多个源极区30中的每个的部分上方。在一个或多个实施例中，导电层70可以包括金属氮化物或金属硅氮化物。在一个实施例中，导电层70包括TiSiN或TiN层。在替代实施例中，导电层70包括W、Al、TaN, Ta或Cu的层。多个穿通孔50可以延伸穿过导电层70。因此，导电层70电耦合到多个穿通孔50中的穿通孔。如图3B中图示的，导电层70在接触层60的顶表面上方延伸并且因此在穿通孔和接触层60之间提供更大的接触面积。因此，导电层70可以减少接触层60和穿通孔50之间的接触电阻。
[0036]参照图3B，层间介电层110可以设置在栅极线20上方。接触塞120可以形成在层间介电层Iio内以耦合晶体管的区。因此，接触塞120可以通过接触层60耦合到多个源极区30和多个漏极区40。
[0037]图4，包括图4A-4D，图示了根据本发明的实施例的在制作的各个阶段期间的半导体器件。
[0038]参照图4A，图示了多个栅极线20、多个源极区30和多个漏极区40形成之后的半导体器件。半导体器件还可以包括其它区诸如沟道区，其可以例如包括晕圈(halo)区。
[0039]接下来，参照图4B，接触层60形成在多个源极区30和多个漏极区40上方。接触层60可以形成在多个栅极线20上方。接触层60可以通过沉积接触金属以及加热接触金属以便形成金属相来形成。例如，在一个实施例中，接触层60包括金属硅化物，诸如硅化镍、硅化钴、硅化钛等。
[0040]在形成接触层60之后，在衬底10上方可选地沉积导电层。可以使用常规光刻技术来图案化导电层以形成导电层70。在一个或多个实施例中，导电层70包括金属。在一个示例中，导电层70由铜制成。在特定示例中，使用双镶嵌方法(即导电层70的填充和穿通硅通孔150的导电填充在一个步骤中形成)来生成导电层70。在一个实施例中，导电层70包括金属氮化物。在一个示例中，导电层70包括用硅钝化的氮化钛。例如，氮化钛层可以被沉积和图案化。在图案化之后，氮化钛层可以在硅烷环境中被钝化从而形成硅钝化的氮化钛或TiSiN。
[0041]参照图4C，在衬底10中形成多个开口 80。在一些实施例中，多个开口 80可以形成为穿过导电层70。在一些实施例中，可以执行中间可选退火来平滑多个开口 80的边缘。例如，在一个或多个实施例中，可以执行氢退火。在一个实施例中，开口 80包括隔离层。
[0042]如接下来在图4D中图示的，填充多个开口 80以形成多个通孔90。衬底10可以从背侧被薄化以暴露多个通孔90的底表面，由此形成例如图3B中图示的多个穿通孔。随后的处理可以如常规半导体处理中一样进行。
[0043]图5，包括图5A-5D，图示了根据本发明的替代实施例的半导体器件，在该半导体器件中穿通开口被部分地填充。图5A图示了半导体器件的俯视图并且图5B-5D图示了半导体器件的截面图。
[0044]这个实施例图示了本发明的替代实施例，其中穿通孔的开口用导电材料部分地填充。如图5B的放大截面图中图示的，导电填充150部分地填充穿通开口并且用作穿通开口的侧壁的衬里。在一个实施例中，导电填充150可以是导电衬里。可替代地，导电填充150可以填充并且覆盖多个开口 80的侧壁。在导电填充150之后余留的多个开口 80可以用虚拟填充材料160部分地或完全地填充，在一个实施例中，虚拟填充材料160可以是氧化物。在一些实施例中，如在图5C中图示的，在用虚拟填充材料160填充多个开口 80之后可以留下空隙170。图图示了包括介电衬里155的进一步的实施例，介电衬里155把穿通孔中的导电材料与衬底10物理地且电地分离。介电衬里155可以包括氧化物或氮化物，诸如氧化硅或氮化硅。在其它实施例中，介电衬里155可以包括本领域普通技术人员已知的适合于在高纵横比开口内沉积的其它电介质。
[0045]图6图示了半导体器件的替代实施例，其中穿通孔布置在图案中。
[0046]在这个实施例中，邻近的列(即邻近的源极区30)中的穿通孔50错开。多个穿通孔50按这样的布局布置以最大化由穿通孔50产生的应变衰减(或应力场)。在一个实施例中，多个穿通孔50的布局可以用于确保在栅极线20之下的横向应力(例如，定向在X轴(σχχ)中的应力沿y轴的最小变化)是一致的。这是因为应力中的变化可以导致载流子迁移率中的变化，载流子迁移率中的变化可以在ON (导通)电流中导致显著变化。
[0047]在一些实施例中，多个穿通孔50的布局可以引起沿电流流动方向(X轴)的压缩应变。可替代地，在一些实施例中，多个穿通孔50的布局可以在多个栅极线20之下引起沿电流流动方向(X轴)的拉伸应变或沿z轴的压缩应变。可以通过填充材料来调整来自多个穿通孔50的应变场。例如，在一些实施例中，图2中图示的填充的穿通孔可以生成压缩应变而图5C中图示的部分填充可以生成拉伸应变或减轻先前在衬底10中生成的应变。例如，在一个实施例中，部分填充配置可以用于防止封装时的可靠性问题，例如脱层、在焊接接头处断裂等。
[0048]图7，包括图7A-7C，图示了具有横向偏移穿通孔的半导体器件的替代实施例。
[0049]在这个实施例中，在晶体管的相同源极区30内的多个穿通孔50可以横向偏移。例如，横向偏移可以用于在栅极线20之下生成更一致的应变场。可替代地，横向偏移可以用于减小多个穿通孔50的边缘处的应力集中和防止应力相关的脱层和其它问题。
[0050]参照图7A，在一个实施例中，多个穿通孔50中交替的穿通孔可以偏移达第一偏移距离(01)。在一个实施例中，第一偏移距离(01)可以与在沿第一偏移距离的方向上测量的多个穿通孔50中每个的宽度大约相同。在替代实施例中，第一偏移距离(01)可以大约是多个穿通孔50中每个的宽度的0.2倍到大约10倍。
[0051 ] 在进一步的实施例中，例如如图7B中图示的，每个源极区30可以包括布置在多个行和列中的多个穿通孔50。另外，如图7B中图示的，本发明的实施例还可以应用于图7B中图示的隔离栅极结构。在图7C中图示的另一替代实施例中，在一定数量的列(在图示中为3列)之后，多个穿通孔50的布置可以重复。
[0052]图8，包括图8A和SB，图示了具有与穿通孔集成的顶部金属化层的半导体器件的替代实施例。图8A图示了俯视图，而图8B图示了截面图。
[0053]在这个实施例中，每个源极区30可以包括较少数量的穿通孔50但是穿通孔50的顶层在源极区上方延伸并且因此增加源极区30 (或对应的接触金属)和穿通孔50之间的接触面积。
[0054]如图8A中图示的，在一个实施例中，每个源极区30具有单个穿通孔50。如在图8A中图示的，导电层70的两个横向偏移层设置在每个源极区30上方。在替代实施例中，每个源极区30可以包括单个导电层70。在各个实施例中，穿通孔50沿多个栅极线20延伸以便覆盖多个栅极线20的外围。在一个或多个实施例中，穿通孔50的长度比多个栅极线20中的栅极线的对应长度多大约20%。
[0055]另外，如图8B中图示的，导电层70接触穿通孔的导电填充150并且与源极区30重叠。在一个或多个实施例中，导电层70可以设置在接触层60上。在一些实施例中，导电填充150和导电层170可以同时形成并且因此可以包括相同的材料层。图SB图示了用导电填充150和虚拟填充材料160填充的穿通孔，但是在其它实施例中，穿通孔50可以用导电填充150完全填充。
[0056]图9，包括图9A-9D，图示了根据本发明的替代实施例的具有多个穿通孔的半导体器件的俯视图。
[0057]图9图示了在各个替代实施例中在制造多个穿通孔时不同的可能的几何形状。图9A-9D图示了具有不同纵横比的穿通孔。图9A图示了具有大约1:1的纵横比的、设置在具有多个栅极线20和多个漏极区40的指状晶体管的部分的多个源极区30中的源极区中的多个穿通孔50。
[0058]图9B图示了具有大约2:1的纵横比的多个穿通孔50。如图9B中图示的，沿y轴测量的穿通孔的长度大约是沿X轴测量的穿通孔的宽度的两倍，X轴是晶体管内电流流动的方向。图9C图示了替代实施例，其中多个穿通孔50具有大约3:1的纵横比。如图9C中图示的，沿y轴测量的穿通孔的长度大约是沿X轴测量的穿通孔的宽度的三倍。图9D图示了替代实施例，其中多个穿通孔50的纵横比是大约4:1。如图9D中图示的，沿y轴测量的穿通孔的长度大约是沿X轴测量的穿通孔的宽度的四倍。在各个实施例中，沿y轴测量的穿通孔的长度是沿X轴测量的穿通孔的宽度的大约I倍到大约10倍。
[0059]图10，包括图10A-10F，图示了根据本发明的替代实施例的具有与顶部导电层集成的多个穿通孔的半导体器件的俯视图。
[0060]在进一步的替代实施例中，穿通孔可以耦合到顶部导电层70，穿通孔可以形成在一个或多个列中。参照图10A，具有大约1:1纵横比的多个穿通孔50耦合到顶部导电层70。图10B-10D图示了具有替代的纵横比(例如多个穿通孔50可以具有大约2:1 (图10B)、3:I (图100,4:1 (图10D)和其它比率的纵横比)的进一步实施例。
[0061]另外，如图1OE和IOF中图示的，在各个实施例中，多个穿通孔50中的邻近的穿通孔之间的间隔可以变化。在一个实施例中，作为示例，多个穿通孔50中的邻近的穿通孔之间的间隔可以依赖于技术节点。
[0062]图11，包括图1lA和11B，图示了根据本发明的替代实施例的具有被设置为穿过晶体管漏极区或隔离区的一个或多个穿通孔的指状晶体管的截面图。
[0063]虽然前面的实施例图示了设置在晶体管的源极区中的多个穿通孔50，但是在一个或多个实施例中，多个穿通孔50可以设置在晶体管的其它区中。例如，图1lA图示了一个实施例，其中多个穿通孔50设置在指状晶体管的漏极区40中。图1lB图示了替代实施例，其中穿通孔包括隔离衬里65。
[0064]图12图示了根据本发明的替代实施例的具有被设置为穿过漏极、源极或栅极区的一个或多个穿通孔的指状晶体管的截面图。
[0065]在各个实施例中，多个穿通孔50可以设置在源极、漏极或甚至栅极区中。图12图示了根据这样的替代实施例的各种可能性。接触或延伸穿过栅极线20的穿通孔50可以设置在围绕有源器件的隔离区中。例如，栅极线20的在邻近的栅极线20之间的部分可以接触多个穿通孔50。
[0066]图13，包括图13A和13B，图示了包括双极结型器件的半导体器件的俯视图的替代实施例，该双极结型器件包括多个穿通孔。
[0067]参照图13，双极结型器件包括第一发射极/集电极区210、基极区220和第二发射极/集电极区230。在一个实施例中，双极结型器件可以是NPN晶体管。在另一实施例中，双极结型器件可以是PNP晶体管。
[0068]参照图13A，在一个实施例中，第一发射极/集电极区210可以包括多个穿通孔50。在各个实施例中，第一发射极/集电极区210可以是发射极或集电极。图13B图示了替代实施例，其示出了设置为穿过双极结型晶体管的基极区220的多个穿通孔50。
[0069]图14图示了包括具有穿通孔的多栅极晶体管的半导体器件的俯视图的替代实施例。
[0070]参照图14，在或多个实施例中，多个鳍片135形成多栅极场效应晶体管或鳍式场效应晶体管的部分。多个鳍片135可以在公共源极区30被耦合，公共源极区30可以是外延区，例如升高的源极/漏极区。在一个或多个实施例中，可以在源极区30的每个处形成多个穿通孔50。
[0071]图15，包括图15A-15H，图示了根据本发明的实施例的不同形状的穿通孔。
[0072]在各个实施例中，每个穿通孔可以被配置成具有任何适合的形状。在一个实施例中，图15A图示了矩形通孔。根据各个替代实施例，图15B图示了圆形穿通孔，图15C图示了椭圆形穿通孔，图15D图示了三角形穿通孔，图15E图示了多边穿通孔。在另一替代实施例中，图15F图示了徽章形穿通孔。在另一替代实施例中，图15G图示了骨头形穿通孔。图15H图示了根据另一替代实施例的骨头形穿通孔的组合。在这个实施例中，骨头形区的布置可以是对齐的，以便最小化穿通孔周围的应力集中。换句话说，来自穿通孔的应力可以通过使用交织的骨头形穿通孔阵列来均匀化。如图示的，骨头形穿通孔的第一阵列50A沿第一方向布置，而骨头形穿通孔的第二阵列50B沿与骨头形穿通孔的第一阵列50A垂直的第二方向布置。可以通过应用对导电层70的部分填充来获得图15H中的图案的总应力/应变场的最小值。
[0073]术语“源极”和“漏极”仅用于标识并且在各个实施例中可以是可互换的。例如，在一个或多个实施例中，源极可以是针对电子(负电流)或空穴(正电流)的源极。
[0074]如在各个实施例中描述的，包括金属的材料可以例如是纯金属、金属合金、金属化合物、金属间化合物等，即包括金属原子的任何材料。例如，铜可以是纯铜或包括铜的任何材料，诸如但不限于铜合金、铜化合物、铜金属间化合物、包括铜的绝缘体和包括铜的半导体。
[0075]虽然已参照说明性实施例描述了本发明，但是本描述不意图以限制的意义被解释。通过参考本描述，说明性实施例的各种修改和组合以及本发明的其它实施例对于本领域技术人员将是显而易见的。作为图示，在替代实施例中，图2-15中描述的实施例可以彼此组合。因此所附的权利要求意图包含任何这样的修改或实施例。
[0076]虽然已详细描述了本发明及其优点，但是应当理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，在本文中可以做出各种改变、替换和变更。例如，本领域技术人员将容易理解的是，可以改变本文中描述的许多特征、功能、过程和材料同时保持在本发明的范围内。
[0077]此外，本申请的范围不意图限制为说明书中描述的过程、机器、制造、物质成分、装置、方法和步骤的特定实施例。如本领域普通技术人员将从本发明的公开内容容易地意识到的，根据本发明可以利用现存的或以后将开发的、与本文中描述的对应的实施例执行基本相同功能或获得基本相同结果的过程、机器、制造、物质成分、装置、方法或步骤。因此，所附的权利要求意图在其范围内包括这样的过程、机器、制造、物质成分、装置、方法或步骤。
【权利要求】
1.一种半导体芯片,包括: 器件区，设置在衬底中或衬底上方； 第一掺杂区，设置在所述器件区中；以及 第一穿通孔，设置在所述衬底中并且延伸穿过所述第一掺杂区。
2.根据权利要求1的芯片，其中所述器件区包括场效应晶体管并且其中所述第一掺杂区是所述场效应晶体管的源极/漏极区。
3.根据权利要求2的芯片，其中所述场效应晶体管包括鳍式场效应晶体管。
4.根据权利要求1的芯片，其中所述器件区包括双极结型晶体管并且其中所述第一掺杂区是所述双极结型晶体管的发射极/集电极区。
5.根据权利要求1的芯片，其中所述器件区包括双极结型晶体管并且其中所述第一掺杂区是所述双极结型晶体管的基极区。
6.根据权利要求1的芯片，进一步包括: 多个穿通孔，设置在所述衬底中接近所述第一穿通孔，所述多个穿通孔延伸穿过所述第一掺杂区。
7.根据权利要求1的芯片，进一步包括: 第二穿通孔，设置为在所述第一掺杂区中接近所述第一穿通孔。
8.根据权利要求1的芯片，进一步包括: 第一多个穿通孔，设置在所述衬底中接近所述第一穿通孔，所述第一多个穿通孔延伸穿过所述第一掺杂区；以及 第二多个穿通孔，设置在所述衬底中接近所述第一穿通孔，所述第二多个穿通孔延伸穿过所述第一掺杂区。
9.根据权利要求8的芯片，其中所述第一多个穿通孔沿第一线定向，其中所述第二多个穿通孔沿第二线定向，并且其中所述第一线相对于所述第二线偏移。
10.根据权利要求1的芯片，进一步包括: 第二掺杂区，设置在所述衬底中；以及 控制区，设置在所述第一掺杂区和所述第二掺杂区之间，所述控制区设置在所述衬底中或衬底上方，所述第一掺杂区、所述第二掺杂区和所述控制区形成开关器件的部分。
11.根据权利要求1的芯片，进一步包括: 第二掺杂区和第三掺杂区，设置在所述器件区中；以及 栅极，具有第一区和第二区，所述栅极的第一区设置在所述第一掺杂区和所述第二掺杂区之间，所述栅极的第二区设置在所述第二掺杂区和所述第三掺杂区之间。
12.根据权利要求11的芯片，进一步包括:第二穿通孔，设置在所述衬底中，所述第二穿通孔延伸穿过所述第三掺杂区。
13.根据权利要求1的芯片，进一步包括:接触层，设置在所述衬底中，所述第一穿通孔延伸穿过所述接触层。
14.根据权利要求13的芯片，进一步包括: 介电层，设置在所述衬底上方；以及 接触塞，设置为穿过所述介电层，所述接触塞接触所述接触层。
15.根据权利要求1的芯片，进一步包括:导电层，设置在所述衬底上方，所述第一穿通孔延伸穿过所述导电层。
16.根据权利要求1的芯片，其中所述第一掺杂区是指状晶体管的部分。
17.根据权利要求1的芯片，其中所述第一穿通孔被导电材料部分地填充。
18.根据权利要求1的芯片，其中所述第一穿通孔用导电材料做衬里，并且其中所述第一穿通孔的部分被绝缘材料填充。
19.一种半导体器件，包括: 第一掺杂区，设置在衬底的有源区中；以及 第一多个穿通孔，设置在所述衬底中，所述第一多个穿通孔延伸穿过所述第一掺杂区。
20.根据权利要求19的器件，进一步包括: 第二掺杂区，设置在所述有源区中；以及 第二多个穿通孔，设置在所述衬底中，所述第二多个穿通孔延伸穿过所述第二掺杂区。
21.根据权利要求19的器件，进一步包括: 第二多个穿通孔，设置在所述衬底中，所述第二多个穿通孔延伸穿过所述第一掺杂区。
22.根据权利要求21的器件，其中所述第一多个穿通孔相对于所述第二多个穿通孔错开。
23.一种半导体器件，包括: 第一源极/漏极区，设置在衬底的有源区中；以及 第一穿通孔，设置在所述衬底中，所述第一穿通孔延伸穿过所述第一源极/漏极区。
24.根据权利要求23的器件，进一步包括: 第二穿通孔，设置为在所述第一源极/漏极区中接近所述第一穿通孔。
25.根据权利要求23的器件，进一步包括: 第二源极/漏极区和第三源极/漏极区，设置在所述有源区中；以及栅极，具有第一区和第二区，所述第一区设置在所述第一源极/漏极区和所述第二源极/漏极区之间，所述第二区设置在所述第二源极/漏极区和所述第三源极/漏极区之间。
26.根据权利要求25的器件，进一步包括:第二穿通孔，设置在所述衬底中，所述第二穿通孔延伸穿过所述第三源极/漏极区。
27.根据权利要求23的器件，进一步包括:接触层，设置在所述衬底中，所述穿通孔延伸穿过所述接触层。
28.根据权利要求27的器件，进一步包括: 介电层，设置在所述衬底上方；以及 接触塞，设置为穿过所述介电层，所述接触塞接触所述接触层。
29.根据权利要求27的器件，进一步包括:导电层，设置在所述衬底上方，所述穿通孔延伸穿过所述导电层。
30.根据权利要求23的器件，其中所述第一源极/漏极区是指状晶体管的部分。
31.一种半导体器件，包括: 第一晶体管，设置在衬底中并且包括第一源极/漏极； 第二晶体管，设置在所述衬底中并且包括第二源极/漏极，其中所述第一源极/漏极和所述第二源极/漏极共享公共区；以及第一穿通孔，设置在所述公共区中。
32.根据权利要求31的器件，进一步包括:多个穿通孔，设置在所述公共区中。
33.根据权利要求31的器件，进一步包括:接触层，设置在所述衬底中，所述第一穿通孔延伸穿过所述接触层。
34.根据权利要求33的器件，进一步包括:导电层，设置在所述衬底上方，所述第一穿通孔延伸穿过所述导电层。
35.根据权利要求31的器件，其中所述第一晶体管和所述第二晶体管是指状晶体管的部分。
36.一种形成半导体芯片的方法，所述方法包括: 在衬底中或衬底上方形成器件区； 在所述器件区中形成第一掺杂区；以及 在所述衬底中形成第一穿通孔，所述第一穿通孔延伸穿过所述第一掺杂区。
37.根据权利要求36的方法，其中在所述衬底中同时形成多个穿通孔。
38.根据权利要求37的方法，其中所述多个穿通孔形成为延伸穿过所述第一掺杂区。
【文档编号】H01L29/78GK104009085SQ201410063357
【公开日】2014年8月27日 申请日期:2014年2月25日 优先权日:2013年2月25日
【发明者】A.比尔纳, H.布雷希 申请人:英飞凌科技股份有限公司