鳍栅格上的单元和宏布置的制作方法
【专利摘要】本发明涉及了一种管芯，该管芯包括至少一个标准单元，该标准单元包括第一边界和与第一边界相对的第二边界。第一边界和第二边界平行于第一方向。至少一个标准单元另外包括第一多个FinFET，其包括平行于第一方向的第一半导体鳍。管芯另外包括至少一个存储器宏，其具有第三边界和与第三边界相对的第四边界。第三边界和第四边界平行于第一方向。至少一个存储器宏包括第二多个FinFET，其包括平行于第一方向的第二半导体鳍。在至少一个标准单元和至少一个存储器宏中的所有半导体鳍均具有等于第一半导体鳍和第二半导体鳍的最小间距的整数倍的间距。本发明还提供了一种鳍栅格上的单元和宏布置。
【专利说明】鳍栅格上的单元和宏布置
[0001]相关申请的交叉参考
[0002]本发明要求以下于2013年2月27日临时提交的第61/770，224号U.S.专利申请的权益，其标题为“Cell and Macro Placement on Fin Grid”,该专利申请以其全部内容结合于此作为参考。
【技术领域】
[0003]本发明涉及半导体领域，更具体地，本发明涉及一种鳍栅格上的单元和宏布置。
【背景技术】
[0004]随着集成电路的越发按比例缩小并且对集成电路速度的要求越来越高，要求晶体管具有越来越大的驱动电流和越来越小的尺寸。为了满足这些相互矛盾的要求，发展出鳍式场效应晶体管(FinFET)。FinFET比平坦的晶体管具有更大的沟槽宽度。通过形成包括位于半导体鳍的侧壁上的部分和位于半导体鳍的顶面上的部分的沟槽来增大沟槽宽度。由于晶体管的驱动电流与沟槽宽度成正比，所以FinFET的驱动电流高于平面晶体管的驱动电流。
[0005]FinFET也被制造得越来越小，并且FinFET的鳍被制造得越来越薄。为了形成这种较小的鳍，使用了特殊光学技术，诸如，衍射和干扰。这导致形成鳍的工艺更为复杂。
【发明内容】
[0006]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种管芯，包括:至少一个标准单元，包括:第一边界和相对于所述第一边界的第二边界，其中，所述第一边界和所述第二边界平行于第一方向；多个第一鳍式场效应晶体管(FinFET)，包括平行于所述第一方向的第一半导体鳍；以及至少一个存储器宏，包括:第三边界和相对于所述第三边界的第四边界，其中，所述第三边界和所述第四边界平行于所述第一方向；和多个第二 FinFET，包括平行于所述第一方向的第二半导体鳍，其中，所述至少一个标准单元中的所有半导体鳍和所述至少一个存储器宏中的所有半导体鳍的间距均等于所述第一半导体鳍和所述第二半导体鳍的最小间距的整数倍。
[0007]在所述管芯中，所述第一边界和所述第二边界之间的第一距离以及所述第三边界和所述第四边界之间的第二距离等于所述最小间距的整数倍。
[0008]在所述管芯中，还包括:至少一个模拟宏，包括:第五边界和相对于所述第五边界的第六边界，其中，所述第五边界和所述第六边界平行于所述第一方向；以及多个第三FinFET,包括平行于所述第一方向的第三半导体鳍，其中，所述至少一个模拟宏中的所有半导体鳍的间距均等于所述最小间距的整数倍。
[0009]在所述管芯中，还包括:
[0010]至少一个输入/输出(I/O)宏，包括:第五边界和相对于所述第五边界的第六边界，其中，所述第五边界和所述第六边界平行于所述第一方向；以及多个第三FinFET，包括平行于所述第一方向的第三半导体鳍，其中，所述至少一个IO宏中的所有半导体鳍的间距均等于所述最小间距的整数倍。
[0011]在所述管芯中，所述管芯中的所有FinFET的基本上所有的半导体鳍的纵向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半导体鳍的基本上所有间距均等于所述最小间距的整数倍。
[0012]在所述管芯中，所述管芯中的所有FinFET的所有半导体鳍的纵向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半导体鳍的所有间距均等于所述最小间距的整数倍。
[0013]在所述管芯中，所述管芯中的所有FinFET的基本上所有半导体鳍的纵向均不平行于第二方向，所述第二方向垂直于所述第一方向。
[0014]根据本发明的另一方面，提供了一种管芯，包括:标准单元；宏，选自于基本上由存储器宏、模拟宏、输入/输出宏和它们的组合所构成的组；以及鳍式场效应晶体管(FinFET),位于所述标准单元和所述宏中，其中，用于形成所述管芯中的所有FinFET的基本上所有半导体鳍均平行于第一方向，并且所述所有半导体鳍的间距均等于所述间距中的最小间距的整数倍，其中，所述最小间距是所述所有半导体鳍的所述所有间距中最小的间距。
[0015]在所述管芯中，所述宏包括所述存储器宏，并且所述存储器宏包括静态随机存储器(SRAM)单元。
[0016]在所述管芯中，所述存储器宏包括平行于所述第一方向的第一边界和第二边界，并且所述第一边界和所述第二边界之间的距离等于所述最小间距的整数倍。
[0017]在所述管芯中，所述宏包括所述模拟宏，并且所述模拟宏包括运算放大器宏。
[0018]在所述管芯中，所述模拟宏包括与所述第一方向平行的第一边界和第二边界，并且所述第一边界和所述第二边界之间的距离等于所述最小间距的整数倍。
[0019]在所述管芯中，所述宏包括所述IO宏，并且所述IO宏包括静电放电(ESD)宏。
[0020]在所述管芯中，所述管芯中基本没有半导体鳍的纵向垂直于所述第一方向。
[0021]根据本发明的又一方面，提供了一种方法，包括:将标准单元布置在管芯布局中，使用计算机执行布置所述标准单元的步骤，其中，所述标准单元的第一边界和第二边界分别与第一栅格线和第二栅格线对准，并且栅格分布在整个所述管芯布局中；以及将宏布置在所述管芯布局中，所述宏的第三边界和第四边界分别与第三栅格线和第四栅格线相对准，并且所述第一栅格线、所述第二栅格线、所述第三栅格线和所述第四栅格线属于具有一致间距的栅格的栅格线，并且所述宏选自于由存储器宏、模拟宏、输入/输出宏和它们的组合所构成的组。
[0022]在所述方法中，在布置所述标准单元和所述宏的步骤之后，所述标准单元和所述宏中的所有鳍式场效应晶体管(FinFET)的所有鳍均与栅格线对准。
[0023]在所述方法中，当所述管芯布局的设计完成时，所述管芯布局中的所有FinFET的所有鳍均与栅格线对准。
[0024]在所述方法中，所述宏包括存储器宏。
[0025]在所述方法中，所述宏包括模拟宏。
[0026]在所述方法中,所述宏包括输入/输出(IO)宏。【专利附图】
【附图说明】
[0027]为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中:
[0028]图1示出了根据示例性实施例的管芯布局和布局在管芯布局中的电路；
[0029]图2示出了根据示例性实施例的半导体管芯和制造在该管芯中的电路；以及
[0030]图3示意性地示出了用于布置管芯布局的计算机和用于存储管芯布局的布局存储介质。
【具体实施方式】
[0031]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
[0032]根据多个示例性实施例提供了一种半导体管芯和形成在其中的集成电路以及形成该半导体管芯的方法。示出了形成该管芯的中间阶段。论述了实施例的变型。在多个视图和说明性实施例中，类似的参考标号被用来代表类似的元件。
[0033]图1示出了集成电路设计中的布置步骤。根据一些实施例，使用计算机10 (图3)来执行该布置步骤，计算机运行的是设计集成电路的软件。该软件包括电路布局工具，该工具具有布置和布线功能。布局工具被配置成布置标准单元和宏，它们是经过预设计的功能电路。在整个说明中，术语“标准单元”和“宏”指的是已经布局完毕的经过预设计的单元。当术语“标准单元”大体上用来涉及小的单元，而术语“宏”大体上用来涉及大的没有更多功能的单元时，也互换地使用术语“标准单元”和“宏”。标准单元和宏均存储在数据库形式的电路库中。另外，标准单元和宏(以及相应的数据库)均存储在诸如硬盘驱动器12 (图3)的有形存储介质中。计算机10与硬盘驱动器12电连接和信号连接，并且可以从硬盘驱动器12中检索标准单元和宏以执行布置。
[0034]图1示出了通过电路设计工具设计的管芯布局20。管芯布局20是管芯的布局且在计算机10中运行。管芯布局20可以是晶圆布局(未示出)的一部分，该晶圆布局包括多个相同的管芯布局20。如图2中所示，在管芯/晶圆40中制造晶圆/管芯布局20中的设计电路。重新参考图1，布局20包括多条在X方向上延伸的线24。线24分布在整个管芯布局20中且具有相同间隔P1。在整个说明中，间隔(spacing)Pl称为间距(pitch)Pl。在一些实施例中，布局20还包括多条在Y方向上延伸的线26, Y方向垂直于X方向。线26还可以在整个布局20中分布且具有一致的间距P2。间距Pl可以等于、大于或小于间距P2。在可选实施例中，管芯布局20不包括线26。线24和26在下文中被称为栅格线。线24和26 (图1)在计算机10的屏幕上是可视的。
[0035]诸如标准单元100、存储器宏200、模拟宏300和输入/输出(IO)宏400的集成电路以布局20进行设置且与栅格线24对准。例如，标准单元100可以包括反相器、NOR门、NAND门、XOR门等等。存储器宏200可以包括静态随机存储器(SRAM)宏、动态随机存储器(DRAM)宏等等。SRAM宏或DRAM宏包括形成阵列的SRAM单元或DRAM单元，并且可以包括用于支持存储器阵列操作的支持电路。支持电路可以包括例如，行解码器、读出放大器、功率控制电路和电平移位电路。模拟宏300可以包括锁相环、运算放大器、功率放大器等等。IO宏400可以包括高速串化器/并化器(串并行和并串行转换器)、通用IO块、静电放电(ESD)电路等等。电路100、200、300和400可以是预设计的且被复制到布局20的需要的位置处，然而电路100、200、300和400中的一些也可以是逐步地原地布局在管芯布局20中的而不是预设计的和布置好的。图1示出了存储器单元120之一的示例性的布置步骤。在一些实施例中，标准单元100、存储器宏200和模拟宏300包括在核心电路区域500中，而IO宏400可以配置在布局20的IO区域中。
[0036]在整个描述中，当标准单元或宏被称为与栅格线24对准时，相应的标准单元或宏的边界也与栅格线24相对准。例如，标准单元100、存储器宏200、模拟宏300和IO宏400的边界102、202、302和402分别与栅格线24相对准。标准单元100、存储器宏200、模拟宏300和IO宏400中的晶体管可以是鳍式场效应晶体管(FinFET)，该晶体管包括半导体鳍和位于半导体鳍上方的栅电极。例如，标准单元100包括晶体管100,该晶体管包括鳍112和栅电极114，存储器宏200包括晶体管210，该晶体管包括鳍212和栅电极214，IO宏300包括晶体管310，该晶体管包括鳍312和栅电极314，以及IO宏400包括晶体管410，该晶体管包括鳍412和栅电极414。根据一些实施例，当标准单元或宏被称为与栅格线24相对准时，标准单元或宏中的FinFET的鳍也可以与栅格线24相对准。例如，鳍112、212、312和412的中线与相应的栅格线24相对准，然而，在可选实施例中鳍112、212、312和412的边界也可以与栅格线24相对准。鳍112、212、312和412可以具有与X方向平行的纵长的方向。
[0037]在一个优选实施例中，相对的边界102可以分别是第一边界或第二边界；相对的边界202可以分别是第三边界或第四边界；相对边界302可以分别是第五边界和第六边界。此外，相对的边界402也可以分别是第五边界和第六边界。
[0038]存储器宏200还包括多个存储器单元120，这些存储器单元可以是例如，SRAM单元或DRAM单元。图1示出了将一个存储器单元120布置到存储器宏200中。在可选的实施例中，预构造整个存储器宏200并且同时将整个存储器宏200布置在管芯布局20中。存储器单元120的边界122也与栅格线24相对准。
[0039]可以看出，由于鳍112、212、312和412与具有相等间距Pl的栅格线24相对准，所以鳍112、212、312和412的间距等于N*P1，其中，N是等于或大于O的整数。间距Pl也是所有鳍112、212、312和412的最小间距。可选地规定，所有鳍112、212、312和412的间距均等于栅格线24的间距Pl的整数倍。为了确定不在Y方向上对准的鳍的间距，可以通过延伸鳍(诸如，鳍112)来绘制延伸线从而获得延伸线，并且由于延伸线彼此相互平行且与栅格线24相对准所以可以确定延伸线的间距。例如，所示出的鳍112和一些鳍412不在Y方向上对准。然而，它们的延伸线(也是栅格线24)具有等于N*P1的间距。
[0040]在一些实施例中，整个管芯布局20中的所有FinFET的所有鳍均具有平行于X方向的纵向方向，并且没有鳍，或基本上没有鳍具有沿Y方向延伸的纵向方向。另外，整个管芯布局20中没有鳍，或基本上没有鳍不与栅格线24相对准。在可选实施例中，一个或多个标准单元100、存储器宏200、模拟宏300和IO宏400中的一些鳍不与栅格线24相对准，而剩余的标准单元100、存储器宏200、模拟宏300和IO宏400的鳍与栅格线24相对准。栅电极114、214、314和414垂直于鳍112、212、312和412，并且具有平行于Y方向的纵向方向。[0041]由于标准单元100、存储器宏200、模拟宏300和IO宏400的边界102、202、302和402分别与栅格线24相对准，所以标准单元100、存储器宏200、模拟宏300和IO宏400的宽度W1、W2、W3和W4 (相对边界之间的距离)分别是间距Pl的整数倍。
[0042]标准单元100、存储器宏200、模拟宏300和IO宏400还分别包括边界103、203、303和403，这些边界平行于Y方向。根据一些实施例，边界103、203、303和403不强制与栅格线24相对准。因此，边界103、203、303和403可以与任意图案中的栅格线26相对准或不相对准。在可选的实施例中，边界103、203、303和403不被迫与栅格线26相对准。标准单元100、存储器宏200、模拟宏300和IO宏400中的栅电极114、214、314和414也可以与栅格线26相对准，然而，在可选实施例中，它们不与栅格线26相对准。
[0043]可以将图1中的电路设计存储在图3中的有形存储介质12中。可以使用布局20的电路设计来制造集成电路。图2示出了物理半导体管芯40，在半导体晶圆上使用管芯布局20中的电路设计来制造该物理半导体管芯。因此，图2中所示的每个部件均反映出图1中的设计。应该理解，在管芯40中，无法再看见栅格线24和26。然而，在图2中，出于参照目的仍旧示出了栅格线。然而，鳍112、212、312和412是有区别的。另外，例如，通过限定特征可以发现标准单元100、存储器宏200、模拟宏300和IO宏400中的至少一些的边界。例如，标准单元可以包括伪多晶硅(或由多晶硅以外的其他材料形成的伪栅电极)线，该线或电浮置或绑定于VDD或VSS。伪硅线的中线可以与标准单元100的边界相对准。另外，由于标准单元100、存储器宏200、模拟宏300和IO宏400可以在管芯40中重复，所以标准单元100、存储器宏200、模拟宏300和IO宏400的边界也可以通过比较重复图案来确定。
[0044]尽管栅格线24和26 (图1)没有存在于管芯40中，但鳍112、212、312和412的延伸线可以是相同的，并且延伸线的间距可以是确定的，等于间距Pl的多倍。在这些实施例中，可以通过寻找鳍112、212、312和412的最小间距来确定最小间距P1。根据一些实施例，鳍112、212、312和412之一的延伸线可以被选作为参照线，并且可以通过测量其他鳍的延伸线与参照线之间的距离来确定所有其他鳍的间距。
[0045]在本公开的实施例中，通过将标准单元、存储器宏、模拟宏和IO宏的鳍与管芯或晶圆的栅格线相对准来形成非常窄的鳍，其原因在于，鳍的形成可以使用一些衍射技术，并且由此可以同时形成与相同的栅格线对准的所有鳍并且它们共用相同的工艺步骤。然而，如果一些鳍没有与其他一些鳍的相同的栅格线相对准，和/或一些鳍具有与其他鳍相垂直的纵向方向，则不得不分别地形成这些鳍并且增加了制造成本。
[0046]根据一些实施例,一种管芯包括至少一个标准单元,该标准单元包括第一边界和与第一边界相对的第二边界。第一边界和第二边界平行于第一方向。至少一个标准单元另外包括第一多个FinFET，其包括平行于第一方向的第一半导体鳍。管芯另外包括至少一个存储器宏，其具有第三边界和与第三边界相对的第四边界。第三边界和第四边界平行于第一方向。至少一个存储器宏包括第二多个FinFET，其包括平行于第一方向的第二半导体鳍。在至少一个标准单元和至少一个存储器宏中的所有半导体鳍均具有等于第一半导体鳍和第二半导体鳍的最小间距的整数倍的间距。
[0047]根据其他实施例，一种管芯包括标准单兀和选自于基本上由存储器宏、模拟宏、输入/输出宏以及它们的组合所构成的组中的宏。该管芯另外包括位于各个标准单元和宏中的FinFET。基本上用于形成管芯中的所有FinFET的所有半导体鳍均平行于第一方向。所有半导体鳍的间距均等于间距中的最小间距的整数倍。最小间距是所有半导体鳍的所有间距中的最小的间距。
[0048]根据另外的其他实施例，一种方法包括将标准单元布置到管芯布局中，其中，使用计算机执行该布置标准单元的步骤。标准单元的第一边界和第二边界分别与第一栅格线和第二栅格线相对准。栅格分布在整个管芯布局中。该方法另外包括将宏布置在管芯布局中，其中，宏的第三边界和第四边界分别与第三栅格线和第四栅格线相对准。第一栅格线、第二栅格线、第三栅格线和第四栅格线属于具有一致间距的栅格的栅格线。该宏选自于由存储器宏、模拟宏、输入/输出宏以及它们的组合所构成的组。
[0049]尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
【权利要求】
1.一种管芯，包括: 至少一个标准单元，包括: 第一边界和相对于所述第一边界的第二边界，其中，所述第一边界和所述第二边界平行于第一方向； 多个第一鳍式场效应晶体管(FinFET)，包括平行于所述第一方向的第一半导体鳍；以及 至少一个存储器宏，包括: 第三边界和相对于所述第三边界的第四边界，其中，所述第三边界和所述第四边界平行于所述第一方向；和 多个第二 FinFET，包括平行于所述第一方向的第二半导体鳍，其中，所述至少一个标准单元中的所有半导体鳍和所述至少一个存储器宏中的所有半导体鳍的间距均等于所述第一半导体鳍和所述第二半导体鳍的最小间距的整数倍。
2.根据权利要求1所述的管芯，其中，所述第一边界和所述第二边界之间的第一距离以及所述第三边界和所述第四边界之间的第二距离等于所述最小间距的整数倍。
3.根据权利要求1所述的管芯，还包括: 至少一个模拟宏， 包括: 第五边界和相对于所述第五边界的第六边界，其中，所述第五边界和所述第六边界平行于所述第一方向；以及 多个第三FinFET，包括平行于所述第一方向的第三半导体鳍，其中，所述至少一个模拟宏中的所有半导体鳍的间距均等于所述最小间距的整数倍。
4.根据权利要求1所述的管芯，还包括: 至少一个输入/输出(I/O)宏，包括: 第五边界和相对于所述第五边界的第六边界，其中，所述第五边界和所述第六边界平行于所述第一方向；以及 多个第三FinFET，包括平行于所述第一方向的第三半导体鳍，其中，所述至少一个IO宏中的所有半导体鳍的间距均等于所述最小间距的整数倍。
5.根据权利要求1所述的管芯，其中，所述管芯中的所有FinFET的基本上所有的半导体鳍的纵向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半导体鳍的基本上所有间距均等于所述最小间距的整数倍。
6.根据权利要求5所述的管芯，其中，所述管芯中的所有FinFET的所有半导体鳍的纵向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半导体鳍的所有间距均等于所述最小间距的整数倍。
7.根据权利要求1所述的管芯，其中，所述管芯中的所有FinFET的基本上所有半导体鳍的纵向均不平行于第二方向，所述第二方向垂直于所述第一方向。
8.一种管芯，包括: 标准单元；宏，选自于基本上由存储器宏、模拟宏、输入/输出宏和它们的组合所构成的组；以及鳍式场效应晶体管(FinFET)，位于所述标准单元和所述宏中，其中，用于形成所述管芯中的所有FinFET的基本上所有半导体鳍均平行于第一方向，并且所述所有半导体鳍的间距均等于所述间距中的最小间距的整数倍，其中，所述最小间距是所述所有半导体鳍的所述所有间距中最小的间距。
9.根据权利要求8所述的管芯，其中，所述宏包括所述存储器宏，并且所述存储器宏包括静态随机存储器(SRAM)单元。
10.一种方法，包括: 将标准单元布置在管芯布局中，使用计算机执行布置所述标准单元的步骤，其中，所述标准单元的第一边界和第二边界分别与第一栅格线和第二栅格线对准，并且栅格分布在整个所述管芯布局中；以及 将宏布置在所述管芯布局中，所述宏的第三边界和第四边界分别与第三栅格线和第四栅格线相对准，并且所述第一栅格线、所述第二栅格线、所述第三栅格线和所述第四栅格线属于具有一致间距的栅格的栅格线，并且所述宏选自于由存储器宏、模拟宏、输入/输出宏和它们的组合所构 成的组。
【文档编号】H01L27/02GK104009032SQ201410064299
【公开日】2014年8月27日 申请日期:2014年2月25日 优先权日:2013年2月27日
【发明者】杨国男, 林周坤, 高章瑞, 蔡逸群, 赵坚如, 王中兴 申请人:台湾积体电路制造股份有限公司