P-BiCS结构及其形成方法
【专利摘要】本发明公开了P-BiCS结构及其形成方法，该方法包括：提供衬底和衬垫层；在衬垫层顶部光刻出管形通道图案并刻蚀出凹槽；在凹槽中淀积第一材料以形成管形通道牺牲层；在衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅牺牲层的叠层结构；在叠层结构中形成垂直刻蚀孔，垂直刻蚀孔的底部与管形通道牺牲层的端部接触；去除管形通道牺牲层，以使管形通道牺牲层两端的垂直刻蚀孔连通；填充多晶硅以形成U形导电通道；在叠层结构中刻蚀中央沟槽，以将U形导电通道的两个垂直段的各自周围的叠层结构分隔开；去除控制栅牺牲层；淀积形成电荷俘获复合层；淀积形成控制栅极。本发明可以得到具有金属栅极和电荷俘获复合层结构的P-BiCS结构，电学性能良好。
【专利说明】P-BiCS结构及其形成方法
【技术领域】
[0001]本发明属于存储器制造【技术领域】，具体涉及一种P-BiCS结构及其形成方法。
【背景技术】
[0002]由于2D NAND闪存存在微缩瓶颈，3D NAND成为存储器【技术领域】的发展方向。研究者提出一种结合了娃通孔技术的U型垂直沟道3D与非型闪存(pipe-shaped bit costscalable, P-BiCS)结构。该P-BiCS采用的技术为:在交替层叠栅电极膜和层间绝缘膜之后，通过从最上层到最下层的贯通孔内嵌入多晶硅通道，来层叠多个存储单元。即，P-BiCS是在U字状NAND串上连接单元。
[0003]现有的P-BiCS结构制备方法为:在硅基底上淀积SiO2绝缘层；光刻出管形通道图案，刻蚀出凹槽；淀积牺牲层材料填充管形通道图案的凹槽；平坦化处理，去除非管形通道图案处的牺牲层材料；交替淀积SiO2绝缘层和多晶硅控制栅层；垂直刻蚀叠层结构至底层管形通道牺牲层，俯视刻蚀孔呈圆形；刻蚀去除管形通道牺牲层；依次淀积电荷俘获复合层；填充多晶硅作为导电沟道；在叠层结构上刻蚀出沟槽，以将由底部管形通道相连的相邻通孔周围的控制栅极分隔开。
[0004]上述现有技术得到的P-BiCS结构具有如下缺点:(I)由于后续流程中存在高温工艺，同时氧化硅与金属的交替刻蚀过程现有技术无法解决，所以不能直接淀积金属层作为控制栅极，这样就无法利用高功函数金属栅极可以带来的如更高的擦除速度等更优的存储器电学特性。(2)由于淀积电荷俘获复合层之后还有许多高温步骤，而氧化铪等high-k材料在高温下会结晶导致器件电学特性下降，因此也无法使用high-k材料作为电荷俘获复合层，影响了器件的电学性能。
【发明内容】
[0005]本发明旨在至少解决现有技术中存在的无法采用金属栅、无法使用high-k材料作为电荷俘获复合层的技术问题。
[0006]为此，本发明的一个目的在于提出一种金属栅替换、high-k材料作为电荷俘获复合层的P-BiCS结构的形成方法。
[0007]本发明的另一目的在于提出一种具有金属栅和high-k材料的电荷俘获复合层的P-BiCS 结构。
[0008]为了实现上述目的，根据本发明一个方面的实施例的P-BiCS结构的形成方法，可以包括以下步骤:提供衬底，并在所述衬底上形成衬垫层；在所述衬垫层顶部光刻出管形通道图案并刻蚀出凹槽；在所述凹槽中淀积第一材料以形成管形通道牺牲层；在所述衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅牺牲层的叠层结构；在所述叠层结构中形成垂直刻蚀孔，所述垂直刻蚀孔的底部与所述管形通道牺牲层的端部接触；去除所述管形通道牺牲层，以使所述管形通道牺牲层两端的所述垂直刻蚀孔连通；填充多晶硅以形成U形导电通道；在所述叠层结构中刻蚀中央沟槽，以将所述U形导电通道的两个垂直段的各自周围的所述叠层结构分隔开；去除所述控制栅牺牲层；淀积形成电荷俘获复合层，所述电荷俘获复合层覆盖所述绝缘层和所述U形导电通道的两个垂直段的表面；淀积金属栅极材料以形成控制栅极。
[0009]根据本发明实施例的P-BiCS结构的形成方法，能够形成具有金属栅极和含有high-k材料的电荷俘获复合层结构的P-BiCS结构，可以使3D与非型闪存利用金属栅极带来的更高的擦除速度、更大的存储窗口值、更好的电荷保持特性的优点；同时可以利用high-k材料作为电荷俘获复合层，使器件拥有优于传统SONOS (Si/Si02/SiN/Si02/Si)闪存电荷存储密度，更好的阻挡层的电荷阻挡能力。
[0010]另外，根据本发明实施例的P-BiCS结构的形成方法还可以具有如下附加技术特征:
[0011]在本发明的一个示例中，采用第一腐蚀液湿法刻蚀去除所述管形通道牺牲层，其中，所述第一腐蚀液对所述第一材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述第三材料的腐蚀速率。
[0012]在本发明的一个示例中，采用第二腐蚀液湿法刻蚀去除所述控制栅牺牲层，其中，所述第二腐蚀液对所述第三材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述多晶硅的腐蚀速率。
[0013]在本发明的一个示例中，所述淀积形成电荷俘获复合层包括:依次淀积电荷隧穿层材料、电荷存储层材料和电荷阻挡层材料。
[0014]在本发明的一个示例中，所述第一材料为氧化铝或氧化铜。
[0015]在本发明的一个示例中，所述第二材料为二氧化硅。
[0016]在本发明的一个示例中，所述第三材料为氮化硅。
[0017]在本发明的一个示例中，俯视所述垂直刻蚀孔呈圆形。
[0018]在本发明的一个示例中，所述金属栅极材料为钨。
[0019]根据本发明另一方面的实施例的P-BiCS结构，该P-BiCS结构是通过上述的方法制得的。
[0020]根据本发明实施例的P-BiCS结构，具有金属栅极和high-k材料的电荷俘获复合层结构，可以使3D与非型闪存利用金属栅极带来的更高的擦除速度、更大的存储窗口值、更好的电荷保持特性的优点；同时可以利用high-k材料作为电荷俘获复合层，使器件拥有优于传统SONOS (Si/Si02/SiN/Si02/Si)闪存电荷存储密度，更好的阻挡层的电荷阻挡能力。
[0021]本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
【专利附图】
【附图说明】
[0022]本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中:
[0023]图1至图11是本发明实施例的P-BiCS结构的形成方法的过程示意图。
【具体实施方式】[0024]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0025]本发明第一方面提出一种P-BiCS结构的形成方法，包括以下步骤:
[0026]S1.提供衬底，并在衬底上形成衬垫层。
[0027]如图1所示，提供单晶硅材料衬底101，并在衬底101之上形成SiO2的衬垫层102。
[0028]S2.在衬垫层顶部光刻出管形通道图案并刻蚀出凹槽。
[0029]如图2所示，在衬垫层102的顶部光刻出管形通道图案并刻蚀出凹槽102a。
[0030]需要说明的是，尽管图中仅示出了一个凹槽，但实际应用中在一块晶圆上可以刻蚀出若干个平行的凹槽。
[0031]S3.在凹槽中淀积第一材料以形成管形通道牺牲层。
[0032]如图3所示，沉积第一材料以填充满凹槽102a，然后进行平坦化处理，去除非管形图案处的第一材料，得到了第一材料的管形通道牺牲层103。其中，第一材料可以为氧化铝或氧化铜等材料。
[0033]S4.在衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅牺牲层的
叠层结构。
[0034]如图4所示，在衬垫层102之上交替淀积第二材料和第三材料以形成绝缘层104和控制栅牺牲层105的叠层结构。第二材料可以为SiO2等材料。第三材料可以为SiN等材料。
[0035]S5.在叠层结构中形成垂直刻蚀孔，垂直刻蚀孔的底部与管形通道牺牲层的端部接触。
[0036]如图5a所示，在绝缘层104和控制栅牺牲层105的叠层结构中形成垂直刻蚀孔106。该垂直刻蚀孔106的底部与管形通道牺牲层103的端部接触。垂直刻蚀孔106可以是圆形孔。图5b为图5a所示的结构的俯视图，图5b显示出了一个晶圆上具有多对垂直刻蚀孔的情况。
[0037]S6.去除管形通道牺牲层，以使管形通道牺牲层两端的垂直刻蚀孔连通。
[0038]如图6所示，去除管形通道牺牲层103，以使管形通道牺牲层103两端的垂直刻蚀孔106连通。可选地，采用第一腐蚀液湿法刻蚀去除管形通道牺牲层106。其中，第一腐蚀液对第一材料的腐蚀速率大于对第二材料的腐蚀速率，并且大于对第三材料的腐蚀速率。在一个实施例中，第一腐蚀液可以为盐酸。
[0039]S7.填充多晶硅以形成U形导电通道。
[0040]如图7a所示，填充多晶硅以形成U形导电通道107。该U形导电通道107占据了原先的管形通道牺牲层103及其两端的垂直刻蚀孔106的空间位置。图7b为图7a所示的结构的俯视图，图7b显示出了一个晶圆上具有多个U形导电通道的情况。
[0041]S8.在叠层结构中刻蚀中央沟槽，以将U形导电通道的两个垂直段的各自周围的叠层结构分隔开。
[0042]如图8a所示，在绝缘层104和控制栅牺牲层105的叠层结构中刻蚀中央沟槽108，以将U形导电通道107的两个垂直段的各自周围的叠层结构分隔开。这时，暴露出了绝缘层104和控制栅牺牲层105的部分侧面，便于后续进行湿法刻蚀。图Sb为图8a所示的结构的俯视图，图8b显示出了一个晶圆上形成条形沟槽将多个U形导电通道两边分隔开的情况。
[0043]S9.去除控制栅牺牲层。
[0044]如图9所示，去除控制栅牺牲层105，此时原先叠层结构中仅剩下了绝缘层104。可选地，采用第二腐蚀液湿法刻蚀去除控制栅牺牲层105，其中，第二腐蚀液对第三材料的腐蚀速率大于对第二材料的腐蚀速率，并且大于对多晶硅的腐蚀速率。在一个实施例中，第二腐蚀液可以为磷酸。
[0045]S10.淀积形成电荷俘获复合层，电荷俘获复合层覆盖绝缘层和U形导电通道的两个垂直段的表面。
[0046]如图10所示，淀积形成电荷俘获复合层109，该电荷俘获复合层109覆盖绝缘层104和U形导电通道107的两个垂直段的表面。可选地，淀积形成电荷俘获复合层109具体包括:依次淀积电荷隧穿层材料、电荷存储层材料和电荷阻挡层材料。
[0047]Sll.淀积金属栅极材料以形成控制栅极。
[0048]如图11所示，沉积金属栅极材料以充满控制栅极部分，然后刻蚀去除多余金属栅极材料，使得不同控制栅极110之间互不相连。此外，还可以在多个控制栅极110之间填充绝缘层材料进行隔离。可选地，金属栅极材料为钨。
[0049]综上所述，本发明的P-BiCS结构的形成方法能够形成具有金属栅极和含有high-k材料的电荷俘获复合层结构的P-BiCS结构，可以使3D与非型闪存利用金属栅极带来的更高的擦除速度、更大的存储窗口值、更好的电荷保持特性的优点；同时可以利用high-k材料作为电荷俘获复合层，使器件拥有优于传统SONOS (Si/Si02/SiN/Si02/Si)闪存电荷存储密度，更好的阻挡层的电荷阻挡能力。
[0050]本发明第二方面还提出一种P-BiCS结构，该P-BiCS结构是通过本发明上文公开的任一种P-BiCS结构的形成方法制得的，因此也具有金属栅极和high-k材料的电荷俘获复合层结构，可以使3D与非型闪存利用金属栅极带来的更高的擦除速度、更大的存储窗口值、更好的电荷保持特性的优点；同时可以利用high-k材料作为电荷俘获复合层，使器件拥有优于传统SONOS (Si/Si02/SiN/Si02/Si)闪存电荷存储密度，更好的阻挡层的电荷阻挡能力。
[0051]在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时
针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0052]此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0053]在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0054]在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0055]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。
[0056]尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
【权利要求】
1.一种P-BiCS结构的形成方法，其特征在于，包括以下步骤: 提供衬底，并在所述衬 底上形成衬垫层； 在所述衬垫层顶部光刻出管形通道图案并刻蚀出凹槽； 在所述凹槽中淀积第一材料以形成管形通道牺牲层； 在所述衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅牺牲层的叠层结构； 在所述叠层结构中形成垂直刻蚀孔，所述垂直刻蚀孔的底部与所述管形通道牺牲层的端部接触； 去除所述管形通道牺牲层，以使所述管形通道牺牲层两端的所述垂直刻蚀孔连通； 填充多晶硅以形成U形导电通道； 在所述叠层结构中刻蚀中央沟槽，以将所述U形导电通道的两个垂直段的各自周围的所述叠层结构分隔开； 去除所述控制栅牺牲层； 淀积形成电荷俘获复合层，所述电荷俘获复合层覆盖所述绝缘层和所述U形导电通道的两个垂直段的表面； 淀积金属栅极材料以形成控制栅极。
2.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，采用第一腐蚀液湿法刻蚀去除所述管形通道牺牲层，其中，所述第一腐蚀液对所述第一材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述第三材料的腐蚀速率。
3.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，采用第二腐蚀液湿法刻蚀去除所述控制栅牺牲层，其中，所述第二腐蚀液对所述第三材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述多晶硅的腐蚀速率。
4.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，所述淀积形成电荷俘获复合层包括:依次淀积电荷隧穿层材料、电荷存储层材料和电荷阻挡层材料。
5.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，所述第一材料为氧化铝或氧化铜。
6.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，所述第二材料为二氧化硅。
7.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，所述第三材料为氮化硅。
8.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，俯视所述垂直刻蚀孔呈圆形。
9.根据权利要求1所述的P-BiCS结构的形成方法，其特征在于，所述金属栅极材料为钨。
10.一种P-BiCS结构，其特征在于，是通过权利要求1-9中任一项所述的方法制得的。
【文档编号】H01L27/115GK103904034SQ201410078622
【公开日】2014年7月2日 申请日期:2014年3月5日 优先权日:2014年3月5日
【发明者】吴华强, 王博, 钱鹤 申请人:清华大学