形成用于图案化底层结构的掩膜层的方法

形成用于图案化底层结构的掩膜层的方法
【专利摘要】本发明涉及形成用于图案化底层结构的掩膜层的方法，本文揭露一例示性方法，包括：在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；以及透过该图案化蚀刻掩膜和该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
【专利说明】形成用于图案化底层结构的掩膜层的方法

【技术领域】
[0001]一般而言，本公开关于半导体装置的制造，特别是关于形成用于图案化底层结构的掩膜层的各种方法。

【背景技术】
[0002]例如CPU、储存装置、ASIC(特定应用集成电路，applicat1n specificintegrated circuits)等等的先进集成电路的制造需要依据特定的电路布局在给定芯片面积上形成大量的电路组件，譬如晶体管、电容器、电阻器等等。在使用，例如，MOS(金属氧化物半导体)技术的复杂集成电路制造过程中，例如N通道晶体管(N-channeltransistor, NFET)及/或P通道晶体管(P-channel transistor, PFET)的数百万个晶体管被形成在包含结晶半导体层的基板上。场效晶体管，不论其是NFET晶体管或PFET晶体管，典型地包含掺杂的源极和漏极区域，其形成在半导体基板中并被沟道区域分开。栅极绝缘层设置在该沟道区域上，且导电栅极电极设置在该栅极绝缘层上。借由施加适当的电压给栅极电极，该沟道区域变为导电的，并允许电流从源极区域流到漏极区域。
[0003]为了增进场效晶体管(FET)的操作速度，以及增加在集成电路装置上的FET密度，装置设计者在过去数十年已经大量地降低了 FET的物理尺寸。特别是，FET的沟道长度已经被显著地降低，其造成FET切换速度和电路的整体功能性的改良。未来更期待晶体管的沟道长度进一步地微缩(scaling)(缩小尺寸)。在晶体管的沟道长度的正在进行而持续的缩小改善了该晶体管以及使用此些晶体管所形成的集成电路的执行速度的同时，特征尺寸(feature size)进行中的缩小也引起了至少部分地抵销由此等特征尺寸缩小所获得的益处的问题。举例而言，当沟道长度降低，邻接的晶体管之间的间距同样降低，从而增加了单位面积的晶体管密度。此微缩也限制了导电接触组件和结构的尺寸，其具有增加它们的电阻的效果。一般来说，特征尺寸的缩小和增加的封装密度(packing density)使得在现代集成电路装置中的每一样东西都更加拥挤。
[0004]典型地，由于大量的电路组件以及现代集成电路所要求的复杂布局，个别电路组件的电性连接(electrical connect1n)无法建立在例如晶体管的该电路组件被制造的相同层次内。反之，现代集成电路产品具有多个所谓的金属化层(metallizat1n layer)层次，其集体地包含用于该产品的“线路(wiring) ”图案，也就是提供电性连接给晶体管和电路的导电结构，譬如导电通孔和导电金属线。一般而言，导电金属线用来提供层内(相同层)电性连接，而层间(层与层之间)连接或垂直连接称为通孔。简而言之，垂直方向的导电通孔结构提供在各个堆叠的金属化层之间的电性连接。因此，此等导电结构(例如，导线和通孔)的电阻成为集成电路产品的整体设计中的重大问题，因为这些组件的截面积对应地降低，其对于等效电阻和最终产品或电路的整体效能可能具有显著的影响。
[0005]改良各种金属化系统的功能性和效能也变成设计现代半导体装置的重要面向。这些改良中的一个例子反映于在集成电路装置中增加使用铜金属化系统以及在这些装置中使用所谓“低k(low-k) ”介电材料(具有小于3的介电常数的材料)。相较于例如先前的金属化系统，其使用铝作为导线和通孔，铜金属化系统展现了改善的导电性。相较于其他具有较高介电常数的介电材料，使用低k介电材料倾向于借由降低串扰(crosstalk)来改善信噪比(signal-to-noise rat1, SN rat1)。然而，当相较于其他介电材料,低k介电材料倾向于较不耐金属迁移(metal migrat1n)时,使用此低k介电材料可以是有问题的。
[0006]铜是一种难以使用传统掩膜和蚀刻技术直接蚀刻的材料。因此，在现代集成电路装置中的导电铜结构，例如，导线或通孔，典型地是使用习知的单或双大马士革技术(single or dual damascene technique)所形成。一般而言，大马士革技术包含(I)在绝缘材料层中形成沟槽/通孔、(2)沉积一层或多层相对薄的阻障或衬垫层(例如，TiN、Ta、TaN)、(3)遍及该基板以及在该沟槽/通孔中形成铜材料、以及(4)实行化学机械研磨制程以移除位于该沟槽/通孔之外的铜材料和阻障层的超出部分来定义最后的导电铜结构。典型地是在借由物理气相沉积在阻障层上沉积薄的导电铜种子层之后，借由实行电化学铜沉积制程来形成该铜材料。
[0007]光刻是用来制造集成电路产品的基本制程中的一者。在非常高的层次上，光刻包含:(1)在一材料层或基板上形成光或辐射敏感的材料层，例如光阻材料、(2)用由光源(例如DUV或EUV光源)所产生的光选择性地曝光该辐射敏感的材料以将由掩膜或光罩(reticle)(在本文中作为可替换的术语)所定义的图案转印到该辐射敏感的材料上、以及
(3)将经曝光的辐射敏感的材料层显影以定义图案化的掩膜层。随后可以在底层材料层或基板上透过该图案化掩膜层实行各种制程作业，譬如蚀刻或离子注入制程。
[0008]当然，集成电路制造中的最终目标是在集成电路广品上确实地重制最终的电路布局(设计)。在历史上，在集成电路产品中所使用的间距足够大，使得可以使用单一层图案化光阻掩膜层来形成想要的图案。然而，近年来，装置尺寸和间距已经在大小上降低到现有光刻工具(例如，193nm波长的光刻工具)无法形成具有整体目标图案的全部特征的单一图案化掩膜层的临界点。也就是说，现有的193nm波长的光刻工具是限于使用单一光阻层的具有70nm以上的图案间距的印刷图案。因此，装置设计者仰赖包含执行多此曝光以在材料层上定义单一目标图案的技术。一种这样的技术一般被称为双重图案化或双重图案化技术(double patterning technology, DPT)。一般而言,双重图案化是一种曝光方法,其包含将密集的整体目标电路图案分离(例如，分开或分割)成两个分离的、较不密集的图案。该简化的、较不密集的图案随后使用两个分离的掩膜分别印刷(其中，该些掩膜中的一者被用来成像该些较不密集的图案中的一者，且其他掩膜被用来成像其他较不密集的图案)。再者，在一些情况下，第二图案是印刷在第一图案的线中间，使得经成像的晶圆具有，例如，两个较不密集的掩膜中的任一者的一半的间距。此技术使得比其他可能使用现有光刻工具的使用单一掩膜更小的特征能够被有效地印刷。有数种双重图案化技术被半导体制造者所使用。
[0009]虽然双重图案化技术可以使得具有小于可以使用单一图案化光阻材料层形成的间距的特征能够印刷，此等双重图案化技术是耗时且对于重迭的精准度要求极大的精确性。也可以使用所谓的侧壁图案转移技术(sidewall image transfer technique)来形成具有缩小的间距的图案，但是此等侧壁图案转移技术是耗时且昂贵的。
[0010]本揭露是关于形成用于用来图案化底层结构的掩膜层的各种方法，其可能解决或至少降低以上指出的一些问题。


【发明内容】

[0011]以下给出了本发明的简要概述，以便提供对本发明的一些方面的基本理解。这个概述并不是本发明的穷举性概观。它既不是想要确定本发明的关键或重要部件，也不是想要划出本发明的范围。本概述的唯一目的是给出某些简化形式的概念，作为稍后论述的更详细描述的前序。
[0012]一般而言，本揭露是关于形成用于用来图案化底层结构的掩膜层的各种方法。本文所揭露的一例示性方法包含在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口 ；以及透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
[0013]本文所揭露的另一例示性方法包含在结构上方形成图案化硬掩膜层，其中，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，从而定义多个分离的开口，且其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口 ；以及透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
[0014]本文所揭露的又一例示性方法包含在结构上方形成图案化硬掩膜层，该图案化硬掩膜层包含多个交叉线状特征，其定义具有实质上矩形结构的多个分离的开口 ；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口 ；以及透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
[0015]本文所揭露的再又一例示性方法包含形成第一绝缘材料层；在该第一绝缘材料层上形成蚀刻停止层；在该蚀刻停止层上形成第二绝缘材料层；在该第二绝缘材料层上形成包含多个分离的开口的图案化硬掩膜层；在该图案化硬掩膜层上方形成第一图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口 ；以及透过该第一图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个第一蚀刻制程以在该第二绝缘材料层上定义开口，其中，在该第二绝缘材料层中的该开口曝露出该蚀刻停止层。在此实例中，该方法包含额外的步骤:移除该第一图案化蚀刻掩膜；在该图案化硬掩膜层上方形成第二图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口 ；实行至少一个第二蚀刻制程以移除部分的该图案化硬掩膜层；在实行该至少一个第二蚀刻制程之后，实行至少一个第三蚀刻制程以移除该蚀刻停止层曝露出来的部分，并从而曝露部分的该第一绝缘材料层；实行至少一个第四蚀刻制程以移除该第一和第二绝缘材料层曝露出来的部分，从而定义在该第二绝缘材料层中的至少一个沟槽以及在该第一绝缘材料层中的至少一个开口 ；以及在该至少一个沟槽和该至少一个开口的各者中形成导电结构。

【专利附图】

【附图说明】
[0016]通过参照以下说明书内容并配合附加图式可了解本发明所揭露的内容，其中类似的组件以类似的参考编号代表，且其中:
[0017]图1至13显示本文所揭露的形成用于用来图案化在集成电路产品上的底层结构的掩膜层的方法的各种创新的方法。
[0018]图1A至图1C描绘在制造的早期阶段的集成电路装置10。该装置10可形成在半导体基板(未图示)上。
[0019]图2A-2C绘示在透过在该第一硬掩膜材料层18上的该第一图案化掩膜层20实施蚀刻制程，从而定义第一图案化硬掩膜层18A之后的装置10。
[0020]图3A-3C绘示移除该第一图案化掩膜层20之后的产品10。
[0021]图4A-4C绘示在该第一图案化硬掩膜层18A上形成第二硬掩膜材料层22和包括多个线状特征24A的第二图案化掩膜层24之后的产品。
[0022]图5A-?在透过在该第二硬掩膜材料层22上的该第二图案化掩膜层24实施蚀刻制程，从而定义第二图案化硬掩膜层22A之后的装置10。
[0023]图6A-6E绘示移除该第二图案化掩膜层24之后的产品10。
[0024]图7A-7F绘示在该图案化硬掩膜层25上形成图案化蚀刻掩膜30。
[0025]图8A-8E绘示使用该图案化蚀刻掩膜30以及只有该图案化硬掩膜层25的曝露出来的部分(亦即，包含曝露出来的开口 25A的部分)作为蚀刻掩膜在该绝缘材料层14上实行蚀刻制程之后的产品。
[0026]图9A-9E绘示实行数个制程操作之后的产品10。
[0027]图10A-10E绘示借由实行蚀刻制程移除没有被该图案化蚀刻掩膜32所保护的该第二图案化硬掩膜层22A的部分之后的产品10。
[0028]图11A-11E绘示实行另一个蚀刻制程以移除借由形成在该绝缘材料层14中的开口 14X而曝露出来的该蚀刻停止层16的部分之后的产品10。
[0029]图12A-12E绘示实行另一个蚀刻制程以移除该绝缘材料层14的曝露出来的部分以及移除借由形成在该蚀刻停止层16中的开口 16X而曝露出来的该绝缘材料层12的部分之后的产品10。
[0030]图13A-13E绘示实行数个制程操作之后的产品10。
[0031]虽然本发明可容易作各种的修饰和替代形式，但是其特定实施例已例示于图式中且详述于下文中。然而，应了解到下文中对于特定实施例的图式及详细说明并非意图限制本发明为所揭示的特定形式，反之，本发明将涵盖落于如权利要求书内所界定之精神和范畴内的所有修饰、等效和替代内容。

【具体实施方式】
[0032]多个说明实施例描述如下。为了清楚起见，并未将实际实施的所有特征皆描述于本说明书中。将当然了解到，于任何此种实际实施例的研发中，必须做出许多特定的实施决定以达到研发人员的目标，如遵从与系统相关或与商业相关的限制条件，该限制条件随着实施的不同而有所变化。此外，将了解到此种研发的投入非常复杂且耗时，但对于在所属【技术领域】中具有通常知识者而言仍可得益于本发明所揭露的内容。
[0033]本发明的内容将参照附图进行描述。该等图标中的多个结构、系统及器件仅为了说明起见而示意地描绘，以免以本领域技术人员熟知的细节模糊本发明的内容。但是，该等附图被包含以描述并说明本
【发明内容】
的说明范例。下文中所用的用字和措辞应为熟习相关【技术领域】的人士所了解和理解以对于该些字辞具有一致的了解。没有特别定义的名词或措辞(亦即与熟习相关【技术领域】的人士所了解的通常和惯用意义不同的定义)是意指下文中该等名词或措辞的一致性用法。具有特别意义如特别定义之名词或措辞，也就是不同于熟习此技艺的人士所理解的意义，将于本说明书中提供明确的说明。
[0034]本发明是关于形成用于用来图案化底层结构的掩膜层的各种方法。对本领域技术人员而言，完整地读完本发明就会知道，本发明的方法显而易见地可适用于不同的技术(如NM0S、PM0S、CM0S等)，并且本发明易于适用至不同的装置，包括(但非限制于)逻辑装置、存储器装置等。参考附图，本文所述的各种例示性实施例现将在以下更详细地叙述。
[0035]一般而言，本发明大体上是关于在要被图案化的结构上形成包含多个开口的图案化硬掩膜层。之后，覆盖或遮盖在该图案化硬掩膜层中的部分但非全部的开口，并透过在该图案化硬掩膜层中曝露出来的开口在底层结构上实行蚀刻制程以在该底层结构中定义开口或凹孔(recess)。在一些例示的实例中，本文所揭露的图案化硬掩膜层包含多个交叉线状特征，其以大约90度角彼此交叉，从而在该图案化硬掩膜层中定义多个实质上矩形的开口。本文所揭露的创新方法将揭露于在集成电路产品上形成各种导电结构(例如，导线和导电通孔)的内容中。然而，将了解到熟知本领域的技术人员在完整阅读本发明之后，本文所揭露的方法可以被用来图案化任何种类的底层结构。因此，本文所揭露的方法不应被视为仅限于图案化任何特定种类的底层结构。此外，所附图式包含例示集成电路产品或装置10的各种剖面图和平面图。一般而言，含有“C”标志的图式，例如图1C，是装置10的平面图。在随附图式中的剖面图是如指示的。
[0036]图1A至图1C描绘在制造的早期阶段的集成电路装置10。该装置10可形成在半导体基板(未图示)上。该基板可具有各种结构，譬如块材(bulk)基板结构、绝缘层上覆娃(silicon-on-1nsulator, SOI)结构、且其可能是由不同于娃的材料制成。因此，该术语“基板”或“半导体基板”应被理解成涵盖所有的半导体材料和所有这些材料的形式。该装置10可以是使用在集成电路装置上常见的任何种类的导电结构(例如，导线或导电通孔)的任何种类的集成电路装置。
[0037]继续参考图1A至图1C，在这个绘示的实例中，集成电路产品10包含第一绝缘材料层12、第二绝缘材料层14、以及设在该绝缘材料层12、14之间的例示性的蚀刻停止层
16。在一具体实施例中，该绝缘材料层12、14以及形成在其中的导电结构，如以下更完整描述的，可以整体被视为金属化层13的一部分，该金属化层13可以被置于该集成电路产品10的任何阶层。在一范例中，该绝缘材料层12、14可以包含任何绝缘材料，例如，二氧化硅、所谓的低k绝缘材料层(k值小于约3.3)，同时该蚀刻停止层16可以由展现相对于用在该绝缘材料层12、14的材料好的蚀刻选择性的材料来制作，例如，氮化硅。可以借由实行各种习知的制程技术来形成该些层12、14和16,例如化学气相沉积(chemical vapordeposit1n, CVD)制程、原子层沉积(atomic layer deposit1n, ALD)制程、物理气相沉积(physical vapor deposit1n, PVD)制程、或是这些制程的等离子强化版本,而且这些层的厚度可以依据特定的应用而改变。
[0038]第一硬掩膜材料层18和包含多个线状特征20A的第一图案化掩膜层20也绘示在图1A至图1C中。在该绘示的范例中，该第一硬掩膜材料层18是绘示成单一的材料层。事实上，依据特定的应用，该第一硬掩膜材料层18可以包括二或更多的材料层。该第一硬掩膜材料层18可以包括展现相对于该绝缘材料层14好的蚀刻选择性的材料。在一例示性的范例中，该第一硬掩膜材料层18可以包括，例如，氮化硅。可以借由实行各种习知的制程技术来形成该第一硬掩膜材料层18，例如，CVD, ALD等等，而且其厚度可以依据特定的应用而改变，例如，10到40nm。
[0039]在一例示性的具体实施例中，可以使用所谓的直接自组装(directedself-assembly, DSA)制程来制造该第一图案化掩膜层20。一般而言,该DSA制程包含使用自组装嵌段共聚物(self-assembling block copolymer),其将其本身排列在特征的图案化配置中，例如，间隔开的线状特征、间隔开的圆柱体状特征等等。此等材料层的形成的方式是熟悉本领域的技术人员习知的。在形成例如图1A-1C所示的特征20A的线状特征层时，可以控制该DSA制程使得可以借由控制DSA材料的组成来控制该些线状特征的宽度和间距。更重要的是，使用DSA成型技术，该第一图案化掩膜层20中的特征20A的宽度和间距可以形成比使用传统光刻工具或设备所形成者实质上较小的尺寸。举例而言，使用现今的技术，特征20A的间距可能落在约10-50nm的范围内。在一例示性的范例中，可以借由以DSA材料旋转涂布例如晶圆或基板的结构来形成该第一图案化掩膜层20，然后在例如约200-300 0C的温度下实行退火制程。
[0040]图2A-2C绘示在透过在该第一硬掩膜材料层18上的该第一图案化掩膜层20实施蚀刻制程，从而定义第一图案化硬掩膜层18A之后的装置10。如图所示，在此范例中，该第一图案化硬掩膜层18A是由多个线状特征所组成。
[0041]图3A-3C绘示移除该第一图案化掩膜层20之后的产品10。在一例示性的实施例中，借由执行氧基等离子制程(oxygen-based plasma process)来移除该第一图案化掩膜层20。
[0042]图4A-4C绘示在该第一图案化硬掩膜层18A上形成第二硬掩膜材料层22和包括多个线状特征24A的第二图案化掩膜层24之后的产品。在所绘示的范例中，该第二硬掩膜材料层22是绘示成单一的材料层。事实上，依据特定的应用，该第二硬掩膜材料层22可包括由二或更多的材料层。该第二硬掩膜材料层22可以包括展现相对于该绝缘材料层14和该第一图案化硬掩膜层18A好的蚀刻选择性的材料。在一例示性的实施例中，该第二硬掩膜材料层22可以包括,例如,无定形碳(amorphous carbon)所组成。可以借由实行各种习知的制程技术来形成该第二硬掩膜材料层22，例如，CVD, ALD等等，而且其厚度可以依据特定的应用而改变，例如，20到40nm。在一例示性的实施例中，可以使用上述的直接自组装(DSA)制程来制造该第二图案化掩膜层24。请注意，在所绘示的范例中，形成该第二图案化掩膜层24使得其线状特征是定向成正交于在该第一图案化硬掩膜层18A中的线状特征。
[0043]图5A-?在透过在该第二硬掩膜材料层22上的该第二图案化掩膜层24实施蚀刻制程，从而定义第二图案化硬掩膜层22A之后的装置10。如图所示，在此范例中，该第二图案化硬掩膜层22A是包括多个线状特征。
[0044]图6A-6E绘不移除该第二图案化掩膜层24之后的产品10。在一例不性的实施例中，借由执行氧基等离子制程(oxygen-based plasma process)来移除该第二图案化掩膜层24。如可见于图中的，该第一和第二图案化硬掩膜层18A、22A(集体地考虑)现构成包括多个分离的开口 25A的图案化硬掩膜层25，该些分离的开口 25A是由该第一和第二图案化硬掩膜层18A、22A的交叉的线状特征所定义的。在所绘示的范例中，该线状特征是定向成大约彼此垂直。然而，在其他应用中，该线状特征可以定向成对彼此非正交的，例如，该线状特征可以定向成彼此约为60度的角度。图6E是绘示移除所有其他材料层而仅有图案化硬掩膜层25的平面图。在所绘示的范例中，该开口 25A具有大约矩形的结构，因为该第一和第二图案化硬掩膜层18A、22A的交叉的线状特征之间的关系。在其他实施例中，该开口 25A可以具有实质上方形的结构。当然，使用几何叙述的术语来描述开口 25A并不意指暗示该开口 25A是形成为这些精确的几何结构。反之，这些术语的使用应被理解成这些结构的整体一般性的结构。该开口 25A的尺寸可以依据应用而改变。
[0045]图7A-7F绘示在该图案化硬掩膜层25上形成图案化蚀刻掩膜30，例如，图案化光阻掩膜之后的产品10。请注意，在所绘示的范例中，该图案化蚀刻掩膜30是显示成单一的光阻材料层，但要了解到，在一些应用中，该图案化蚀刻掩膜30可以包含二或更多的层，其包含，例如，抗反射涂层、极化涂层、蚀刻层等等。在所绘示的范例中，该图案化蚀刻掩膜30是包括例示的开口 30A-C。在一实施例中，可以使用习知的光刻工具和技术来形成该图案化蚀刻掩膜30。一般而言，该图案化蚀刻掩膜30的目的是覆盖在该图案化硬掩膜层25中的部分但并非全部的该分离的开口 25A，使得在该图案化硬掩膜层25下方的材料，例如，在所绘示的范例中的该绝缘材料层14，可以透过曝露出来的分离的开口 25A被蚀刻。既然该图案化硬掩膜层25中的该曝露出来的开口 25A最终会定义形成在底层材料层中的开口的尺寸，在该图案化蚀刻掩膜30中的开口 30A-30C的形成不需要像如果本文所描述的该图案化硬掩膜层25不被使用作为最终控制该底层材料层的蚀刻的工具的状况下一样的精确。在本文所揭露的发明被用来在使用双大马士革技术的集成电路产品上形成导电导线/通孔/接触的特定范例中，设置该开口 30A-30C以仅仅曝露该图案化硬掩膜层25中的对应于导电通孔或接点将要形成的位置的该些开口 25A。
[0046]图8A-8E绘示使用该图案化蚀刻掩膜30以及只有该图案化硬掩膜层25的曝露出来的部分(亦即，包含曝露出来的开口 25A的部分)作为蚀刻掩膜在该绝缘材料层14上实行蚀刻制程之后的产品。在一实施例中，该蚀刻制程可以是非等向性蚀刻制程，其停止在该蚀刻停止层16并从而在该绝缘材料层14中定义多个开口 14X。
[0047]图9A-9E绘示实行数个制程操作之后的产品10。首先，该图案化蚀刻掩膜30被移除且另一个图案化蚀刻掩膜32 (例如，图案化的光阻掩膜)被形成在该图案化硬掩膜层25上。在一实施例中，可以使用习知的光刻工具和技术来形成该图案化蚀刻掩膜32。在本文所揭露的发明的特定范例中，可被用来在使用双大马士革技术的集成电路产品上形成导电导线/通孔/接点，该图案化蚀刻掩膜32是配置成用以覆盖该绝缘材料层14的不会形成金属线的部分。一般而言，在双大马士革应用中使用本文所揭露的创新方法，将在形成在该绝缘材料层14中的沟槽内形成导电金属线，同时连接的导电通孔/接点将延伸穿过形成在该绝缘材料层12中的开口，如以下更完整的描述的。
[0048]图10A-10E绘示借由实行蚀刻制程移除没有被该图案化蚀刻掩膜32所保护的该第二图案化硬掩膜层22A的部分之后的产品10。
[0049]图11A-11E绘示实行另一个蚀刻制程以移除借由形成在该绝缘材料层14中的开口 14X而曝露出来的该蚀刻停止层16的部分之后的产品10。在一实施例中，该蚀刻制程可以是非等向性蚀刻制程，其停止在下层的该绝缘材料层12并从而在该蚀刻停止层16中定义多个开口 16X。此蚀刻制程曝露出该绝缘材料层12在该开口 14X、16X之内的部分。请注意，该蚀刻制程是透过该图案化蚀刻掩膜32以及没有被该图案化蚀刻掩膜32覆盖的该第一图案化硬掩膜层18A的部分来实行。一通用层或结构15也绘示在图11A-11E中，其被加入以方便解释在使用双大马士革技术的集成电路产品上形成导电结构的本发明的内容。该层或结构15是想要代表在制造集成电路产品可能遇到的任何种类的结构。举例而言，该结构15可能代表底层金属化层中的最上层，或其可能代表一半导体装置。
[0050]图12A-12E绘示实行另一个蚀刻制程以移除该绝缘材料层14的曝露出来的部分以及移除借由形成在该蚀刻停止层16中的开口 16X而曝露出来的该绝缘材料层12的部分之后的产品10。随着该蚀刻制程进行，该绝缘材料层14的曝露出来的部分被消耗以定义导电金属线将要被形成的沟槽，且该绝缘材料层12的曝露出来的部分被消耗以定义连接导电通孔/接点将要被形成的开口 12X。该蚀刻制程曝露出在开口 12X之内的该层或结构15的部分。
[0051]图13A-13E绘示实行数个制程操作之后的产品10。首先，该图案化蚀刻掩膜32被移除。之后，使用习知的制程工具或技术，在该绝缘材料层12、14中的各个开口内形成多个导电结构40。在一例示性实施例中，该导电结构40是包括导电地耦接到接点/通孔44的多个导线42。当该导电结构40可能可以代表在集成电路产品中的任何种类的导电特征或结构，绘示在图13A-13E中的该导电结构40是想要自然地做为代表。在所绘示的范例中，该导电结构40并未包含一个或多个典型地存在真实装置中阻障(barrier)/黏着(adhes1n)层。在本文中描述与讨论的导电结构可以由任何种类的导电材料所制作，例如，金属或合金，譬如铜或铜基的材料。一般而言，可以借由实行一个或多个沉积制程以在该产品10上以及该开口 12X、14X内沉积一层或多层阻障材料层及/或种子层(例如，铜种子层)，且实行块材沉积制程来以额外的导电材料填满该开口到溢出，譬如借由执行电镀或无电镀制程所形成的块材铜，来形成该导电结构40。然后，该产品10可以接受一个或多个CMP制程以使用技术来移除位在该开口 14X之外的超出的导电材料。这些制程造成显示在图13A-13E中的例示导电结构40。
[0052]如从前述内容应当清楚的，本文所揭露的创新方法提供有效率且有效的在集成电路产品中形成导电结构的方式，其可以解决或至少降低本说明书的先前技术章节中所指出的一些问题。请注意在本说明书以及所附权利要求书中使用的术语，譬如“第一”、“第二”、“第三”或“第四”，来描述各种蚀刻制程及/或掩膜层只是用作为这些蚀刻制程的简写参考而并不是暗示这些蚀刻制程是按照这个顺序实行。当然，依据确切的权利要求语言，可能需要或不需要这些蚀刻制程的顺序。
[0053]以上所揭露之特定实施例仅为说明，本说明书中所教示之内容使得本发明以不同但等效之方式所作之修改和实现对于本领域的技术人员而言皆清楚明了。举例而言，上述该等工艺步骤可以不同的顺序实施。再者，除了权利要求书之外，本说明书所示并未意图限制建构或设计之细节。因此，可明白到以上所揭露之特定实施例可进行更动或修改，且所有的变动皆落于本发明之范畴与精神内。因此，本说明书所寻求的保护是如权利要求书。
【权利要求】
1.一种方法，包括: 在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征； 在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分尚的开口 ；以及 透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
2.如权利要求1所述的方法，其特征在于，该结构是绝缘材料层。
3.如权利要求1所述的方法，其特征在于，该交叉线状特征是借由实行多个定向自组装制程操作所形成。
4.如权利要求1所述的方法，其特征在于，至少部分的该交叉线状特征是借由实行定向自组装制程操作所形成。
5.如权利要求1所述的方法，其特征在于，该交叉线状特征以大约90度角彼此交叉。
6.如权利要求1所述的方法，其特征在于，该交叉线状特征以非正交的角度彼此交叉。
7.如权利要求1所述的方法，其特征在于，该分离的开口具有实质上矩形的结构。
8.如权利要求1所述的方法，其特征在于，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成。
9.一种方法，包括: 在结构上方形成图案化硬掩膜层，其中，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，从而定义多个分离的开口，且其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成； 在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分尚的开口 ；以及 透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
10.如权利要求9所述的电路组件，其特征在于，该交叉的线状特征以大约90度角彼此交叉。
11.如权利要求9所述的方法，其特征在于，该交叉的线状特征以非正交的角度彼此交叉。
12.如权利要求9所述的方法，其特征在于，该分离的开口具有实质上矩形的结构。
13.如权利要求9所述的方法，其特征在于，该交叉的线状特征是借由实行多个定向自组装制程操作所形成。
14.如权利要求9所述的方法，其特征在于，至少部分的该交叉的线状特征是借由实行定向自组装制程操作所形成。
15.一种方法，包括: 在结构上方形成图案化硬掩膜层，该图案化硬掩膜层包括多个交叉线状特征，其定义具有实质上矩形的结构的多个分离的开口 ； 在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分尚的开口 ；以及 透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。
16.如权利要求15所述的方法，其特征在于，该交叉线状特征以大约90度角彼此交叉。
17.如权利要求15所述的方法，其特征在于，该交叉线状特征包含第一多个线状特征，其与第二多个线状特征交叉，其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成。
18.如权利要求15所述的方法，其特征在于，该交叉线状特征是借由实行多个定向自组装制程操作所形成。
19.如权利要求15所述的方法，其特征在于，至少部分的该交叉线状特征是借由实行定向自组装制程操作所形成。
20.—种方法,包括: 形成第一绝缘材料层； 在该第一绝缘材料层上形成蚀刻停止层； 在该蚀刻停止层上形成第二绝缘材料层； 在该第二绝缘材料层上 形成包含多个分离的开口的图案化硬掩膜层； 在该图案化硬掩膜层上方形成第一图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分尚的开口； 透过该第一图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个第一蚀刻制程以在该第二绝缘材料层中定义开口，其中，在该第二绝缘材料层中的该开口曝露出该蚀刻停止层； 移除该第一图案化蚀刻掩膜； 在该图案化硬掩膜层上方形成第二图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分尚的开口； 实行至少一个第二蚀刻制程以移除部分的该图案化硬掩膜层； 在实行该至少一个第二蚀刻制程之后，实行至少一个第三蚀刻制程以移除该蚀刻停止层曝露出来的部分，并从而曝露部分的该第一绝缘材料层； 实行至少一个第四蚀刻制程以移除该第一和第二绝缘材料层曝露出来的部分，从而定义在该第二绝缘材料层中的至少一个沟槽以及在该第一绝缘材料层中的至少一个开口 ；以及 在该至少一个沟槽和该至少一个开口的各者中形成导电结构。
21.如权利要求20所述的方法，其特征在于，该第一和第二绝缘材料层包含二氧化硅或低k绝缘材料。
22.如权利要求20所述的方法，其特征在于，该图案化硬掩膜层包含多个交叉线状特征。
23.如权利要求22所述的方法，其特征在于，该交叉线状特征以大约90度角彼此交叉。
24.如权利要求22所述的方法，其特征在于，该交叉线状特征以非正交的角度彼此交叉。
25.如权利要求20所述的方法，其特征在于，该分离的开口具有实质上矩形的结构。
26.如权利要求20所述的方法，其特征在于，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成。
27.如权利要求22所述的方法，其特征在于，该交叉线状特征是借由实行多个定向自组装制程操作所形成。
28.如权利要求22所述的方法，其特征在于，至少部分的该交叉线状特征是借由实行定向自组装制程 操作所形成。
【文档编号】H01L21/02GK104051235SQ201410092896
【公开日】2014年9月17日 申请日期:2014年3月13日 优先权日:2013年3月13日
【发明者】G·M·施密德, J·A·瓦尔, R·A·法雷尔, C·帕克 申请人:格罗方德半导体公司