一种用于3DNAND的核心区层间绝缘氧化层CMP方法与流程

本发明涉及一种3dnand存储器的制造方法，尤其涉及3dnand存储器中核心区层间绝缘氧化层(indcoreoxide)的cmp方法。

背景技术：

3dnand存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层数据单元的堆叠。3dnand闪存克服了平面nand闪存的实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

3dnand存储器多采用垂直堆叠多层数据单元的方式形成存储结构，随着存储容量的增加，no堆叠层数逐渐增加，用于形成存储单元的核心区域的台阶结构的高度差逐渐增大。在对堆叠的no叠层20刻蚀形成台阶结构后，沉积氧化层40，如sio2层，填充台阶结构周围的区域，再通过化学机械研磨(cmp)工艺平坦化表面，该cmp工艺一般以no叠层20上的sin层30作为研磨停止层，如图1(a)所示。随后，通过刻蚀去除作为研磨停止层的sin层30。由于氧化层40和sin层30的研磨选择性不够好，需要较厚的sin层作为cmp的停止层。由于cmp负载效应，边缘sin厚度变化，后续去除sin层后将存在一个大的台阶高度，如图1(b)a区域所示，需要后续的cmp使其平坦化。

技术实现要素：

为了解决上述问题，

本技术：
提出了一种用于3dnand核心区层间绝缘氧化层(ildc)cmp方法，其通过使用issg处理过的sion层作为研磨停止层，提高了研磨停止层的研磨选择比，可减小研磨停止层的厚度，进而减小研磨停止层去除后的台阶高度。采用该cmp方法可改善沟道孔插塞氧化厚度的均匀性，并减小存储器件特性的变化。

本发明提供一种用于3dnand核心区层间绝缘氧化层cmp方法，包括：

提供衬底；

在衬底的上沉积no叠层；

在no叠层上沉积sion层，并进行issg处理；

在issg处理后的sion层上沉积氧化层；

刻蚀no叠层，并在核心区域形成台阶结构；

沉积核心区层间绝缘氧化层，其至少填充台阶结构周边区域；

对沉积了核心区层间绝缘氧化层的衬底结构进行cmp处理，以sion层作为研磨停止层；

刻蚀去除issg处理的sion层。

依照本发明的cmp方法，其中去除sion层的刻蚀为干法刻蚀，优选等离子刻蚀，更优选地，刻蚀气体为cf4/o2气体。

依照本发明的cmp方法还包括，沉积sion层采用pecvd方法，沉积气氛为sih4、n2o和n2气体的组合或nh3气体。

依照本发明的cmp方法，其中核心区层间绝缘氧化层为teos氧化层。

依照本发明的cmp方法，其中sion层厚度为10-50nm。

依照本发明的cmp方法，其中氧化层的厚度为10-60nm。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1现有技术中核心区层间绝缘氧化层的cmp工艺。

图2根据本发明的核心区层间绝缘氧化层cmp工艺的步骤的框图。

图3根据本发明的核心区层间绝缘氧化层cmp工艺的步骤的截面图。

图4不同材料相对teos氧化层的研磨选择比。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

参考图2和图3(a)，衬底10具有核心区域和外围区域，外围区域用于形成与存储单元相关的控制电路，其中形成有多个晶体管结构，在衬底上沉积形成no叠层(nostack)20，其用于形成3dnand的存储器单元。沉积形成no叠层20的方法可以是任意一种沉积方式，如pecvd等，no叠层的数量可根据存储容量进行设计，如8层、32层等。

在no叠层20上采用如pecvd方法沉积形成sion层31，pecvd沉积可采用sih4、n2o和n2气体的组合或nh3气体，生长的sion层厚度可为10-50nm。该sion层31还可起到抗反射层的作用。对sion层31进行原位蒸汽产生(issg)处理。该issg处理中可以引入氮气或其它惰性气体作为稀释气体，issg处理中氧气流量可以为2至15slm，氢气流量可以为0.1至3slm，温度为800至1200℃，反应室压力为5至20torr，该issg处理的时间可为1至200秒。随后在sion层31上沉积形成氧化层32，氧化层32的厚度可以为10-60nm。

参考图2和图3(b)，对沉积形成氧化层32后的衬底结构进行台阶刻蚀，形成台阶结构。台阶刻蚀可采用修剪-刻蚀(trim-etch)方法形成，也可采用其他适当方式。刻蚀形成台阶结构后，沉积核心区层间绝缘氧化层，如采用teos方法形成氧化硅，从而至少填充台阶结构周围，如可以在衬底10的整个表面上沉积核心区层间绝缘氧化层，氧化层的厚度大于台阶结构的最高台阶和最低台阶的高度差，即填充台阶周围由台阶结构的高度差引起空隙。对沉积了氧化层的衬底10进行cmp研磨，该cmp研磨以issg处理后的sion层作为研磨停止层，即cmp停止于issg处理的sion层上。

图4示出了sin、sion、issg处理的sion、多晶硅相对于toes氧化物的研磨选择比。其中sion相对于toes氧化物的研磨选择比为11.5，稍高于sin相对于toes氧化物的研磨选择比10.9，而issg处理的sion相对于toes氧化物的研磨选择比高达35.0，远高于sin，这使得采用issg处理的sion作为研磨停止层时，其厚度可以比采用sin时薄很多。

参考图2和图3(c)，对cmp研磨后的衬底结构进行等离子体刻蚀，以去除研磨停止层。等离子体刻蚀优选采用cf4/o2气体进行，这是由于sion层和氧化硅层的等离子体刻蚀速率基本相同，因此等离子体刻蚀去除研磨停止层后，有基本相同厚度的氧化层被去除，衬底结构的表面更平整。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

技术特征：

技术总结
一种用于3D NAND核心区层间绝缘氧化层CMP方法，包括：提供衬底；在衬底的上沉积NO叠层；在NO叠层上沉积SiON层，并进行ISSG处理；在ISSG处理后的SiON层上沉积氧化层；刻蚀台阶结构，从而完成核心区；沉积核心区层间绝缘氧化层，其至少填充台阶结构周边区域；对沉积了核心区层间绝缘氧化层的衬底结构进行CMP处理，以ISSG处理的SiON层作为研磨停止层。通过使用ISSG处理过的SiON层作为研磨停止层，提高了研磨停止层的研磨选择比，减小了掩模停止层的厚度，进而减小研磨停止层去除后的台阶高度。采用该CMP方法可改善沟道孔插塞氧化厚度的均匀性，并减小存储器件特性的变化。

技术研发人员：洪培真;杨俊铖;周小红;夏志良;万先进;霍宗亮
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2017.08.30
技术公布日：2018.02.23