半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

2、为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，beol)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。

技术实现思路

1、本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

2、为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于基底上；侧墙，位于栅极结构的侧壁；源漏掺杂层，位于栅极结构两侧的基底内；源漏互连线，位于源漏掺杂层的顶部，且与源漏掺杂层相电连接；层间介质层，位于栅极结构露出的基底上，且层间介质层覆盖栅极结构和源漏互连线；第一互连插塞，位于层间介质层中且贯穿层间介质层，第一互连插塞位于栅极结构顶部、并与栅极结构电连接，或者，第一互连插塞位于源漏互连线顶部、并与源漏互连线电连接，在栅极结构和源漏互连线中，未与第一互连插塞相连的用于作为待互连结构；第二互连插塞，位于待互连结构顶部的层间介质层中且贯穿层间介质层，第二互连插塞与待互连结构电连接；生长抑制层，位于第一互连插塞的顶部，且生长抑制层露出第二互连插塞。

3、相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构的两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有覆盖所述源漏掺杂层顶部且电连接所述源漏掺杂层的源漏互连线，所述基底上形成有覆盖所述栅极结构和源漏互连线的层间介质层；在所述层间介质层中形成贯穿所述层间介质层的第一互连插塞，所述第一互连插塞位于所述栅极结构顶部、并与所述栅极结构电连接，或者，所述第一互连插塞位于所述源漏互连线顶部、并与所述源漏互连线电连接，在所述栅极结构和源漏互连线中，未与所述第一互连插塞相连的用于作为待互连结构；在所述第一互连插塞的顶部形成生长抑制层；形成所述生长抑制层后，形成贯穿所述层间介质层的第一开口，所述第一开口底部露出所述待互连结构的顶部；在所述第一开口中形成第二互连插塞，所述第二互连插塞电连接所述待互连结构。

4、与现有技术相比，本发明实施例的技术方案具有以下优点：

5、本发明实施例提供一种半导体结构的形成方法，在层间介质层中形成贯穿层间介质层的第一互连插塞，第一互连插塞位于栅极结构顶部、并与栅极结构电连接，或者，第一互连插塞位于源漏互连线顶部、并与源漏互连线电连接，在栅极结构和源漏互连线中，未与第一互连插塞相连的用于作为待互连结构；在第一互连插塞的顶部形成生长抑制层。生长抑制层具有抑制金属材料在其表面生长速率的作用，在形成第二互连插塞的过程中，可以抑制形成第二互连插塞的材料在第一互连插塞顶部的生长的速率，使得第一互连插塞不易生长至第二互连插塞的形成区域，相应的，也就降低了第一互连插塞与相邻的第二互连插塞相接触的概率，降低了在第二互连插塞出现空洞的概率，从而影响了半导体结构的性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极盖帽层，位于所述栅极结构的顶部；

3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：源漏盖帽层，位于所述源漏互连线的顶部；

4.如权利要求1所述的半导体结构，其特征在于，所述第一互连插塞顶部低于所述层间介质层顶部；

5.如权利要求1所述的半导体结构，其特征在于，所述生长抑制层的材料包括氮化钛和无氟钨中的一种或两种。

6.如权利要求1所述的半导体结构，其特征在于，所述生长抑制层的厚度为5埃米至200埃米。

7.如权利要求1所述的半导体结构，其特征在于，所述第一互连插塞的材料包括钨、钴、钼和钌中的一种或多种；

8.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括金属栅极结构。

9.一种半导体结构的形成方法，其特征在于，包括：

10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一互连插塞的步骤包括：形成贯穿所述层间介质层的第二开口，所述第二开口底部露出所述栅极结构顶部或者所述源漏互连线的顶部；

11.如权利要求10所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述源漏互连线的顶部形成有源漏盖帽层；

12.如权利要求11所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述栅极结构的顶部形成有栅极盖帽层；

13.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述层间介质层中形成贯穿所述层间介质层的第一互连插塞后，在所述第一互连插塞的顶部形成生长抑制层之前，所述形成方法还包括：去除部分高度的所述第一互连插塞，形成由剩余第一互连插塞和层间介质层围成的凹槽；

14.如权利要求9所述的半导体结构的形成方法，其特征在于，采用选择性沉积工艺，在所述第一互连插塞的顶部形成生长抑制层。

15.如权利要求9所述的半导体结构的形成方法，其特征在于，所述生长抑制层的材料包括氮化钛和无氟钨中的一种或两种。

16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极结构包括金属栅极结构。

17.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一开口中形成第二互连插塞的工艺包括选择性沉积工艺。

18.如权利要求9所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：对所述第二互连插塞进行平坦化处理，用于去除位于所述层间介质层顶部的第二互连插塞材料层，且在平坦化处理的过程中，去除所述生长抑制层。

19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一互连插塞的材料包括钨、钴、钼和钌中的一种或多种。

技术总结
一种半导体结构的形成方法，方法包括：提供基底，基底上形成有栅极结构，栅极结构的两侧的基底内形成有源漏掺杂层，相邻栅极结构之间形成有覆盖源漏掺杂层顶部且电连接源漏掺杂层的源漏互连线，基底上形成有覆盖栅极结构和源漏互连线的层间介质层；在层间介质层中形成贯穿层间介质层的第一互连插塞，第一互连插塞位于栅极结构顶部、并与栅极结构电连接，或者，第一互连插塞位于源漏互连线顶部、并与源漏互连线电连接；在第一互连插塞的顶部形成生长抑制层；形成贯穿层间介质层的第一开口；在第一开口中形成第二互连插塞，第二互连插塞电连接待互连结构。降低了第一互连插塞与相邻的第二互连插塞相接触的概率，从而影响了半导体结构的性能。

技术研发人员：韩静利,张浩,于海龙,雒建明
受保护的技术使用者：中芯国际集成电路制造（上海）有限公司
技术研发日：
技术公布日：2024/1/13