半导体结构及存储器的制作方法

本公开涉及半导体，尤其涉及一种半导体结构及存储器。

背景技术：

1、为了满足集成电路的微型化和效率提升要求，封装技术不断提高，采用堆叠封装技术形成的三维堆叠芯片能够有效地利用芯片面积，提高存储容量。

2、在上述三维堆叠芯片的开发、生产等过程中，需要对其进行各项测试，以测试芯片的各项性能。然而，上述三维堆叠芯片在测试过程中存在着局限性，难以满足不同的测试要求。

技术实现思路

1、以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

2、本公开提供一种半导体结构及存储器。

3、根据本公开实施例的第一方面，提供一种半导体结构，包括堆叠芯片组件，所述堆叠芯片组件包括堆叠设置的多个半导体芯片，各所述半导体芯片中均设置有第一电连接结构，相邻所述半导体芯片之间通过所述第一电连接结构连接；

4、至少一个所述半导体芯片上设置有堆叠芯片测试垫，所述堆叠芯片测试垫与其所在的半导体芯片中的第一电连接结构以及待测试电路均相连，以将所述堆叠芯片测试垫接收的测试信号传输至各所述半导体芯片。

5、根据本公开的一些实施例，所述第一电连接结构包括穿通电极，所述堆叠芯片测试垫通过第一导电层与所述穿通电极连接。

6、根据本公开的一些实施例，每个所述堆叠芯片测试垫对应设置多个所述穿通电极，所述堆叠芯片测试垫呈方形，多个所述穿通电极设置于所述堆叠芯片测试垫的一侧边并沿该侧边间隔排布。

7、根据本公开的一些实施例，同一所述半导体芯片上设置有多个所述堆叠芯片测试垫，不同的堆叠芯片测试垫用于接收不同的测试信号。

8、根据本公开的一些实施例，所述测试信号包括命令信号、地址信号、数据信号和/或电源信号。

9、根据本公开的一些实施例，所述堆叠芯片测试垫设置于所述半导体芯片的边缘区域；或者，

10、所述半导体芯片上设置有多个间隔排布的通道，所述通道之间具有间隔区域，所述堆叠芯片测试垫设置于所述间隔区域。

11、根据本公开的一些实施例，所述堆叠芯片测试垫设置于所述半导体芯片的边缘区域的顶部。

12、根据本公开的一些实施例，各所述半导体芯片上均设置有晶圆测试垫，所述晶圆测试垫与其所在的半导体芯片中的待测试电路相连。

13、根据本公开的一些实施例，设置有所述堆叠芯片测试垫的所述半导体芯片包括第一测试垫区域和第二测试垫区域，所述堆叠芯片测试垫以及与所述堆叠芯片测试垫相连的第一电连接结构均位于所述第一测试垫区域，所述晶圆测试垫位于所述第二测试垫区域。

14、根据本公开的一些实施例，所述第一测试垫区域内的所述堆叠芯片测试垫与所述第二测试垫区域内的所述晶圆测试垫相互分离。

15、根据本公开的一些实施例，所述第一测试垫区域内的所述堆叠芯片测试垫的数量与所述第二测试垫区域内的所述晶圆测试垫的数量、形状和/或尺寸不同。

16、根据本公开的一些实施例，所述第一测试垫区域和所述第二测试垫区域相邻设置，所述第一测试垫区域内的所述堆叠芯片测试垫与所述第二测试垫区域内的所述晶圆测试垫通过第二导电层连接，通过所述第二导电层相连的所述堆叠芯片测试垫和所述晶圆测试垫用于接收相同的测试信号。

17、根据本公开的一些实施例，所述堆叠芯片测试垫具有相对的第一侧边和第二侧边，所述晶圆测试垫通过所述第二导电层与所述堆叠芯片测试垫的第一侧边相连，所述第一电连接结构位于所述堆叠芯片测试垫的第二侧边。

18、根据本公开的一些实施例，所述堆叠芯片测试垫设置在顶层或底层的所述半导体芯片中。

19、本公开的第二方面提供一种存储器，包括如上所述的半导体结构以及设置于所述半导体结构上方或下方的控制芯片，所述控制芯片中设置有第二电连接结构，所述第二电连接结构和相邻所述半导体芯片中的第一电连接结构连接。

20、本公开实施例所提供的半导体结构中，堆叠芯片组件中的相邻半导体芯片之间通过第一电连接结构连接，且在至少一个半导体芯片上设置有堆叠芯片测试垫，堆叠芯片测试垫与其所在的半导体芯片中的待测试电路相连，从而通过堆叠芯片测试垫将测试信号传输至其所在半导体芯片中的待测试电路，以实现对其所在的半导体芯片的测试，堆叠芯片测试垫还与其所在的半导体芯片中的第一电连接结构连接，如此，堆叠芯片测试垫接收的测试信号还可通过第一电连接结构传输至其他的半导体芯片中，以实现对其他半导体芯片的测试，如此，本公开实施例提供的半导体结构通过设置堆叠芯片测试垫，无需与控制芯片连接即可实现对堆叠芯片组件的测试，提高该半导体结构的测试灵活性和适用性。

21、在阅读并理解了附图和详细描述后，可以明白其他方面。

技术特征：

1.一种半导体结构，其特征在于，包括堆叠芯片组件，所述堆叠芯片组件包括堆叠设置的多个半导体芯片，各所述半导体芯片中均设置有第一电连接结构，相邻所述半导体芯片之间通过所述第一电连接结构连接；

2.根据权利要求1所述的半导体结构，其特征在于，所述第一电连接结构包括穿通电极，所述堆叠芯片测试垫通过第一导电层与所述穿通电极连接。

3.根据权利要求2所述的半导体结构，其特征在于，每个所述堆叠芯片测试垫对应设置多个所述穿通电极，所述堆叠芯片测试垫呈方形，多个所述穿通电极设置于所述堆叠芯片测试垫的一侧边并沿该侧边间隔排布。

4.根据权利要求1所述的半导体结构，其特征在于，同一所述半导体芯片上设置有多个所述堆叠芯片测试垫，不同的堆叠芯片测试垫用于接收不同的测试信号。

5.根据权利要求4所述的半导体结构，其特征在于，所述测试信号包括命令信号、地址信号、数据信号和/或电源信号。

6.根据权利要求1至5任一项所述的半导体结构，其特征在于，所述堆叠芯片测试垫设置于所述半导体芯片的边缘区域；或者，

7.根据权利要求6所述的半导体结构，其特征在于，所述堆叠芯片测试垫设置于所述半导体芯片的边缘区域的顶部。

8.根据权利要求1至5任一项所述的半导体结构，其特征在于，各所述半导体芯片上均设置有晶圆测试垫，所述晶圆测试垫与其所在的半导体芯片中的待测试电路相连。

9.根据权利要求8所述的半导体结构，其特征在于，设置有所述堆叠芯片测试垫的所述半导体芯片包括第一测试垫区域和第二测试垫区域，所述堆叠芯片测试垫以及与所述堆叠芯片测试垫相连的第一电连接结构均位于所述第一测试垫区域，所述晶圆测试垫位于所述第二测试垫区域。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一测试垫区域内的所述堆叠芯片测试垫与所述第二测试垫区域内的所述晶圆测试垫相互分离。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一测试垫区域内的所述堆叠芯片测试垫的数量与所述第二测试垫区域内的所述晶圆测试垫的数量、形状和/或尺寸不同。

12.根据权利要求9所述的半导体结构，其特征在于，所述第一测试垫区域和所述第二测试垫区域相邻设置，所述第一测试垫区域内的所述堆叠芯片测试垫与所述第二测试垫区域内的所述晶圆测试垫通过第二导电层连接，通过所述第二导电层相连的所述堆叠芯片测试垫和所述晶圆测试垫用于接收相同的测试信号。

13.根据权利要求12所述的半导体结构，其特征在于，所述堆叠芯片测试垫具有相对的第一侧边和第二侧边，所述晶圆测试垫通过所述第二导电层与所述堆叠芯片测试垫的第一侧边相连，所述第一电连接结构位于所述堆叠芯片测试垫的第二侧边。

14.根据权利要求1至5任一项所述的半导体结构，其特征在于，所述堆叠芯片测试垫设置在顶层或底层的所述半导体芯片中。

15.一种存储器，其特征在于，包括如权利要求1至14任一项所述的半导体结构以及设置于所述半导体结构上方或下方的控制芯片，所述控制芯片中设置有第二电连接结构，所述第二电连接结构和相邻所述半导体芯片中的第一电连接结构连接。

技术总结
本公开提供一种半导体结构及存储器。半导体结构包括堆叠芯片组件，堆叠芯片组件包括堆叠设置的多个半导体芯片，各半导体芯片中均设置有第一电连接结构，相邻半导体芯片之间通过第一电连接结构连接；至少一个半导体芯片上设置有堆叠芯片测试垫，堆叠芯片测试垫与其所在的半导体芯片中的第一电连接结构以及待测试电路均相连，以将堆叠芯片测试垫接收的测试信号传输至各半导体芯片。本公开实施例提供的半导体结构通过设置堆叠芯片测试垫，无需与控制芯片连接即可实现对堆叠芯片组件的测试，提高该半导体结构的测试灵活性和适用性。

技术研发人员：杨正杰
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/15