本公开涉及半导体制造领域,尤其涉及一种半导体结构及其制造方法。
背景技术:
1、半导体结构,通常包括衬底、位于衬底上的栅极结构以及覆盖栅极结构侧壁的侧墙层,侧墙层通常包括具有捕获高能电子能力的氮化物层。
2、然而,随着半导体结构不断朝着小型化、高集成度的方向发展,位于栅极结构下方的衬底内的电场迅速增加,进而产生许多热电子,导致热电子诱导穿通(hot electroninduced punch through,heip)效应,部分热电子会被捕获在侧墙层内,被捕获的热电子可以吸引空穴集中到位于侧墙层下方的衬底内,从而劣化半导体结构的关断特性,降低半导体结构的性能。
技术实现思路
1、本公开实施例提供一种半导体结构,包括:
2、衬底;
3、栅极结构,位于所述衬底上;
4、第一侧墙层,包括第一子部和第二子部,所述第一子部覆盖部分所述衬底,所述第二子部覆盖所述栅极结构的侧壁;
5、第二侧墙层,位于所述第一子部上且覆盖所述第二子部的侧壁;
6、载流子屏蔽层,包括第一子屏蔽层,所述第一子屏蔽层位于所述第二侧墙层的下方,且位于所述第一子部的上方。
7、在一些实施例中,所述载流子屏蔽层的材料包括非掺杂的多晶硅或非掺杂的非晶硅。
8、在一些实施例中,所述载流子屏蔽层的厚度的范围在0.5nm至3nm之间。
9、在一些实施例中,所述第一侧墙层的材料包括氧化物,所述第二侧墙层的材料包括氮化物。
10、在一些实施例中,所述第一侧墙层的厚度小于1nm。
11、在一些实施例中,所述载流子屏蔽层还包括第二子屏蔽层,所述第二子屏蔽层位于所述第二子部与所述第二侧墙层之间。
12、在一些实施例中,所述第一子屏蔽层的厚度大于所述第二子屏蔽层的厚度。
13、在一些实施例中,所述半导体结构还包括:位于所述衬底内的沟道区、第一轻掺杂区、第二轻掺杂区、第一晕环注入区和第二晕环注入区,其中,所述沟道区位于所述栅极结构的下方,所述第一轻掺杂区与所述第二轻掺杂区分别位于所述栅极结构的两侧,所述第一晕环注入区和所述第二晕环注入区分别位于所述沟道区的两侧且均与所述沟道区部分交叠。
14、在一些实施例中,所述半导体结构还包括:第三侧墙层,所述第三侧墙层覆盖所述第二侧墙层的侧壁以及部分所述衬底。
15、本公开实施例还提供一种半导体结构的制造方法,包括:
16、提供衬底;
17、在所述衬底上形成栅极结构;
18、形成第一侧墙材料层、载流子屏蔽材料层和第二侧墙材料层的叠层,所述叠层覆盖所述栅极结构的顶部、侧壁以及所述衬底的上表面;
19、去除位于所述栅极结构顶部以及所述衬底上表面的所述叠层,保留在所述栅极结构侧壁上的所述第一侧墙材料层、所述载流子屏蔽材料层和所述第二侧墙材料层分别形成第一侧墙层、载流子屏蔽层和第二侧墙层,其中,
20、所述第一侧墙层包括第一子部和第二子部,所述第一子部覆盖部分所述衬底,所述第二子部覆盖所述栅极结构的侧壁;
21、第二侧墙层,位于所述第一子部上且覆盖所述第二子部的侧壁;
22、载流子屏蔽层,包括第一子屏蔽层和第二子屏蔽层,所述第一子屏蔽层位于所述第二侧墙层的下方,且位于所述第一子部的上方,所述第二子屏蔽层位于所述第二子部和所述第二侧墙层之间。
23、在一些实施例中,所述载流子屏蔽材料层的材料包括非掺杂的多晶硅或非掺杂的非晶硅。
24、在一些实施例中,在形成所述第一侧墙层、所述第二侧墙层和所述载流子屏蔽层之后,所述方法还包括:
25、对所述衬底执行第一掺杂工艺,以在所述栅极结构两侧分别形成第一轻掺杂区和第二轻掺杂区。
26、在一些实施例中,在对所述衬底执行第一掺杂工艺之后,所述方法还包括:
27、对所述衬底执行晕环注入工艺,以在所述栅极结构的两侧分别形成第一晕环注入区和第二晕环注入区,所述第一晕环注入区和所述第二晕环注入区在所述衬底平面上的正投影与所述栅极结构在所述衬底平面上的正投影部分交叠。
28、在一些实施例中,在对所述衬底执行晕环注入工艺之后,所述方法还包括:
29、形成第三侧墙层,所述第三侧墙层覆盖所述第二侧墙层的侧壁以及部分所述衬底。
30、在一些实施例中,在形成第三侧墙层之后,所述方法还包括:
31、对所述衬底执行第二掺杂工艺,以在所述栅极结构两侧分别形成源极区和漏极区。
32、本公开实施例提供的半导体结构及其制造方法,其中,所述半导体结构包括:衬底;栅极结构,位于所述衬底上;第一侧墙层,包括第一子部和第二子部,所述第一子部覆盖部分所述衬底,所述第二子部覆盖所述栅极结构的侧壁;第二侧墙层,位于所述第一子部上且覆盖所述第二子部的侧壁;载流子屏蔽层,包括第一子屏蔽层,所述第一子屏蔽层位于所述第二侧墙层的下方,且位于所述第一子部的上方。本公开实施例提供的半导体结构中,第二侧墙层和衬底之间由第一子部和位于第一子部上的第一子屏蔽层隔开,第一子屏蔽层起到良好的屏蔽作用,能够降低热电子被第二侧墙层捕获的概率或者避免热电子被第二侧墙层捕获,从而有效缓解或消除heip效应;此外,当第二侧墙层内捕获有热电子时,所述热电子更容易吸引空穴集中在载流子屏蔽层内而非衬底内,从而缓解或避免衬底内由于热电子吸引导致的空穴堆积,进而缓解或消除heip效应对半导体结构性能的影响。
33、本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
1.一种半导体结构,其特征在于,包括:
2.根据权利要求1所述的半导体结构,其特征在于,所述载流子屏蔽层的材料包括非掺杂的多晶硅或非掺杂的非晶硅。
3.根据权利要求1所述的半导体结构,其特征在于,所述载流子屏蔽层的厚度的范围在0.5nm至3nm之间。
4.根据权利要求1所述的半导体结构,其特征在于,所述第一侧墙层的材料包括氧化物,所述第二侧墙层的材料包括氮化物。
5.根据权利要求1所述的半导体结构,其特征在于,所述第一侧墙层的厚度小于1nm。
6.根据权利要求1所述的半导体结构,其特征在于,所述载流子屏蔽层还包括第二子屏蔽层,所述第二子屏蔽层位于所述第二子部与所述第二侧墙层之间。
7.根据权利要求6所述的半导体结构,其特征在于,所述第一子屏蔽层的厚度大于所述第二子屏蔽层的厚度。
8.根据权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括:位于所述衬底内的沟道区、第一轻掺杂区、第二轻掺杂区、第一晕环注入区和第二晕环注入区,其中,所述沟道区位于所述栅极结构的下方,所述第一轻掺杂区与所述第二轻掺杂区分别位于所述栅极结构的两侧,所述第一晕环注入区和所述第二晕环注入区分别位于所述沟道区的两侧且均与所述沟道区部分交叠。
9.根据权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括:第三侧墙层,所述第三侧墙层覆盖所述第二侧墙层的侧壁以及部分所述衬底。
10.一种半导体结构的制造方法,其特征在于,包括:
11.根据权利要求10所述的制造方法,其特征在于,所述载流子屏蔽材料层的材料包括非掺杂的多晶硅或非掺杂的非晶硅。
12.根据权利要求10所述的制造方法,其特征在于,在形成所述第一侧墙层、所述第二侧墙层和所述载流子屏蔽层之后,所述方法还包括:
13.根据权利要求12所述的制造方法,其特征在于,在对所述衬底执行第一掺杂工艺之后,所述方法还包括:
14.根据权利要求13所述的制造方法,其特征在于,在对所述衬底执行晕环注入工艺之后,所述方法还包括:
15.根据权利要求14所述的制造方法,其特征在于,在形成第三侧墙层之后,所述方法还包括: