一种用于集成电路静电防护的新型低压双向可控硅结构的制作方法

本发明涉及一种用于集成电路静电防护的新型低压双向可控硅结构 ，属于集成电路。

背景技术：

1、 早在集成电路芯片进入亚微米制造工艺之前，静电放电现象 (esd)就是影响集成电路可靠性的一个重要因素之一。因为在集成电路的制造、封装、运输和使用过程中，都不可避免的会产生静电电荷的积累及相应的放电现象，所以完整的esd防护是一个结合设计与制造的系统工程。根据美国国家半导体公司的统计，在整个集成电路芯片的制造使用环节中，有37%的失效是由esd/eos所引起的。随着集成电路制造工艺的不断发展，晶体管尺寸的不断减小，即使先进工艺普遍采用更低的工作电压，但esd带来的冲击并不会因为工艺的进步或者工作电压的降低而相应减小。相反的，在同等的esd冲击之下，采用更加先进、线宽更小工艺的芯片更容易发生esd下的损坏，尤其是不可恢复的硬失效(如栅氧化层的击穿、pn结结构的二次击穿、金属互联线的熔断等)。esd的防护和相应设计必须引起重视。

2、不断增加数字集成电路的数据速率和降低操作电压导致了更严格的静电放电（esd）保护设计要求，如更窄的esd设计窗口，更低的操作和钳位电压，更小的寄生电容和更强的esd鲁棒性。在低压的应用中，正偏置二极管串由于可调触发电压（vt1）和低寄生电容（cp），通常用于低压esd保护。然而，二极管串很容易导致较大的导通电阻（ron），较高的泄漏电流和较弱的钳位电压能力。此外，传统的单向二极管触发scr（dtscr）虽然能够有效增强esd鲁棒性和降低导通电阻（ron），但由于其单向的esd导通能力，在一些要求双向esd导通的场景下，需要将传统dtscr反向并联，这会导致双倍的版图面积，而在当今寸土寸金的芯片版图中，双倍面积便意味着双倍成本。

技术实现思路

1、为解决现有技术的不足，本发明的目的在于提供一种用于集成电路静电防护的新型低压双向可控硅结构 ，解决了现有技术中传统dtscr作为esd防护器件时单向工作、面积利用效率低等问题，并且其电压钳位能力与esd鲁棒性也要比传统dtscr要更强。

2、为了实现上述目标，本发明采用如下的技术方案：

3、一种用于集成电路静电防护的新型低压双向可控硅结构 ，包括衬底和形成于衬底上的器件区，器件区内沿其长度方向设置有n阱和p阱；

4、n阱内沿衬底的长度方向依次设置有第一n+注入区、第一p+注入区和第二p+注入区；

5、p阱内沿衬底的长度方向依次设置有第二n+注入区、第三n+注入区和第三p+注入区；

6、第二p+注入区、第三n+注入区通过金属相连并接入电学阳极；

7、第一p+注入区、第二n+注入区通过金属相连并接入电学阴极；

8、第一n+注入区、第三p+注入区通过金属相连；

9、第一n+注入区和第一p+注入区之间设有第一隔离槽，第一p+注入区和第二p+注入区之间设有第二隔离槽，第二p+注入区和第二n+注入区之间设有第三隔离槽，第二n+注入区和第三n+注入区之间设有第四隔离槽，第三n+注入区和第三p+注入区之间设有第五隔离槽，第一n+注入区和n阱左侧边缘设有第六隔离槽，第三p+注入区和p阱右侧边缘之间设有第七隔离槽。

10、进一步地，前述第二p+注入区、n阱、第一n+注入区、第三p+注入区、p阱以及第二n+注入区构成二极管串，第二p+注入区、n阱、第一p+注入区组成pnp型寄生bjt，第三n+注入区、p阱、第二n+注入区组成npn型寄生bjt，第二p+注入区、n阱、p阱、第二n+注入区形成pnpn可控硅路径。

11、进一步地，前述第一n+注入区、第一p+注入区、第二p+注入区、第二n+注入区、第三n+注入区、第三p+注入区的横截面尺寸均相等。

12、进一步地，前述第一隔离槽、第二隔离槽、第四隔离槽、第五隔离槽、第六隔离槽、第七隔离槽的横截面尺寸均相等，第三隔离槽的横截面沿衬底的长度方向的尺寸为第一隔离槽的两倍。

13、进一步地，前述第六隔离槽与第七隔离槽沿衬底中心线相对设置。

14、进一步地，前述衬底为p型衬底。

15、本发明所达到的有益效果：

16、本发明提供了四条电流流入/流出路径，增强了器件的鲁棒性。当esd脉冲到来时，前期可通过二极管串路径泄放初期电流，进而辅助触发寄生bjt与scr路径，最后以scr路径泄放大部分静电电流。本发明由于其二极管触发的scr结构，可以降低器件的触发电压。同时，相比于传统dtscr，本发明存在正反向不同的泄流路径，可以实现双向的esd电流泄放，并且本发明额外存在寄生bjt泄流路径，可以提高器件的esd鲁棒性，降低器件的导通电阻。此外，本发明由于正向的scr路径要短于反向情况，导致正向esd脉冲下器件鲁棒性要优于反向。

技术特征：

1.一种用于集成电路静电防护的新型低压双向可控硅结构 ，其特征在于，包括衬底和形成于衬底上的器件区，所述器件区内沿其长度方向设置有n阱和p阱；

2.根据权利要求1所述的一种用于集成电路静电防护的新型低压双向可控硅结构 ，其特征在于，所述第二p+注入区、n阱、第一n+注入区、第三p+注入区、p阱以及第二n+注入区构成二极管串，所述第二p+注入区、n阱、第一p+注入区组成pnp型寄生bjt，所述第三n+注入区、p阱、第二n+注入区组成npn型寄生bjt，所述第二p+注入区、n阱、p阱、第二n+注入区形成pnpn可控硅路径。

3.根据权利要求1所述的一种用于集成电路静电防护的新型低压双向可控硅结构 ，其特征在于，所述第一n+注入区、第一p+注入区、第二p+注入区、第二n+注入区、第三n+注入区、第三p+注入区的横截面尺寸均相等。

4.根据权利要求1所述的一种用于集成电路静电防护的新型低压双向可控硅结构 ，其特征在于，所述第一隔离槽、第二隔离槽、第四隔离槽、第五隔离槽、第六隔离槽、第七隔离槽的横截面尺寸均相等，所述第三隔离槽的横截面沿衬底的长度方向的尺寸为第一隔离槽的两倍。

5.根据权利要求1所述的，其特征在于，所述第六隔离槽与第七隔离槽沿衬底中心线相对设置。

6.根据权利要求1所述的一种用于集成电路静电防护的新型低压双向可控硅结构 ，其特征在于，所述衬底为p型衬底。

技术总结
本发明公开了一种用于集成电路静电防护的新型低压双向可控硅结构，包括衬底和形成于衬底上的器件区，器件区内沿其长度方向设置有N阱和P阱，N阱内沿衬底的长度方向依次设置有第一N+注入区、第一P+注入区和第二P+注入区，P阱内沿衬底的长度方向依次设置有第二N+注入区、第三N+注入区和第三P+注入区，第二P+注入区、第三N+注入区通过金属相连并接入电学阳极，第一P+注入区、第二N+注入区通过金属相连并接入电学阴极，第一N+注入区、第三P+注入区通过金属相连。

技术研发人员：董树荣,陈奕鹏,朱信宇,邓非凡,侯晓华
受保护的技术使用者：海宁波恩斯坦生物科技有限公司
技术研发日：
技术公布日：2024/1/12