一种半导体器件及制作方法与流程

本申请涉及半导体；具体涉及一种半导体器件及制作方法。

背景技术：

1、目前硅通孔(through silicon via，tsv)技术常用在半导体器件的制造工艺中，能够利用硅通孔技术实现芯片和芯片之间、晶圆和晶圆之间的垂直导通，大大降低半导体器件的封装尺寸；硅通孔的质量对于半导体器件来说至关重要；然而在生产过程中，发现存在电荷扩散至硅通孔的绝缘层的现象，大大影响半导体器件的质量。

技术实现思路

1、本申请提供一种半导体器件及制作方法，能够有效解决电荷扩散问题。

2、为解决上述技术问题，本申请采用的一个技术方案是：一种半导体器件及制作方法，包括基底、绝缘层、导电材质、金属布线层和电性引出结构，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层，基底的有源区域外围形成有从第二表面贯穿至第一表面并暴露金属布线层的贯通孔；绝缘层和导电材质，绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；电性引出结构，位于第一表面一侧、连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域。

3、其中，基底还包括通孔，通孔设置于贯通孔和有源区域之间，通孔中填充有第一绝缘材料，以用于隔离有源区域和贯通孔。

4、其中，第一表面上设置隔离槽，隔离槽围设于有源区域的外周，隔离槽中填充有第二绝缘材料。

5、其中，通孔的一端与第二绝缘材料接触。

6、其中，第二表面覆盖第三绝缘材料，第三绝缘材料在第二表面上的正投影覆盖有源区域在第二表面上的正投影的部分与通孔中的第一绝缘材料接触。

7、其中，有源区域的数量为两个以上，通孔围设于有源区域的周侧。

8、其中，电性引出结构在第一表面上的投影位于有源区域在第一表面上的投影中。

9、为解决上述技术问题，本申请采用的另一个技术方案是：一种半导体器件及制作方法，该方法包括：提供一基底，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层；在基底的有源区域外围形成贯通孔，贯通孔从第二表面贯穿至第一表面并暴露金属布线层；形成绝缘层和导电材质，绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；形成电性引出结构，电性引出结构位于第一表面一侧、连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域。

10、通过上述方案，本申请的有益效果是：半导体器件包括基底、绝缘层、导电材质、金属布线层和电性引出结构，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层，基底的有源区域外围形成有从第二表面贯穿至第一表面并暴露金属布线层的贯通孔；绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；电性引出结构位于第一表面一侧，通过电性引出结构连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域，能够将金属布线层上产生的电荷转移至有源区域，此时将有源区域作为电荷释放区，将轰击出的电荷释放至有源区域，从而消除释放的电荷对绝缘层的影响，保证绝缘层的绝缘性，从而提高整个半导体器件的稳定性和可靠性。

技术特征：

1.一种半导体器件，其特征在于，包括：

2.根据权利要求1所述的半导体器件，其特征在于，

3.根据权利要求2所述的半导体器件，其特征在于，所述第一表面上设置隔离槽，所述隔离槽围设于所述有源区域的外周，所述隔离槽中填充有第二绝缘材料。

4.根据权利要求3所述的半导体器件，其特征在于，

5.根据权利要求2所述的半导体器件，其特征在于，

6.根据权利要求2所述的半导体器件，其特征在于，所述有源区域的数量为两个以上，所述通孔围设于所述有源区域的周侧。

7.根据权利要求1所述的半导体器件，其特征在于，所述电性引出结构在所述第一表面上的投影位于所述有源区域在所述第一表面上的投影中。

8.一种半导体器件制作方法，其特征在于，包括：

9.根据权利要求8所述的半导体器件制作方法，其特征在于，所述方法还包括：

10.根据权利要求9所述的半导体器件制作方法，其特征在于，所述方法还包括：

技术总结
本申请涉及半导体技术领域，特别是涉及一种半导体器件及制作方法，该半导体器件包括：包括基底、绝缘层、导电材质、金属布线层和电性引出结构，基底包括相背设置的第一表面和第二表面，基底包括有源区域，基底的第一表面一侧形成有金属布线层，基底的有源区域外围形成有从第二表面贯穿至第一表面并暴露金属布线层的贯通孔；绝缘层和导电材质，绝缘层贴附于贯通孔的侧壁形成绝缘腔，导电材质填充于绝缘腔中与金属布线层连接；电性引出结构，位于第一表面一侧、连接金属布线层与有源区域，以将金属布线层上的电荷转移至有源区域。通过上述方式，本申请能够有效解决电荷扩散问题。

技术研发人员：关富升,杨帆,罗清威
受保护的技术使用者：武汉新芯集成电路制造有限公司
技术研发日：
技术公布日：2024/1/12