具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的制作方法

本公开内容的实施例属于集成电路结构和处理的领域，具体而言，属于具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构，以及制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法。

背景技术：

1、过去几十年来，集成电路中部件的缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的缩小实现了功能单元在半导体芯片的有限的有效面积上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于越来越大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

2、在集成电路器件的制造中，随着器件尺寸不断缩小，诸如三栅晶体管的多栅晶体管已经变得更加普遍。在传统工艺中，三栅晶体管通常在块体硅衬底或绝缘体上硅衬底上制造。在一些情况下，优选块体硅衬底，因为它们的成本较低，并且因为它们能够实现不太复杂的三栅制造工艺。在另一方面，当微电子器件尺寸缩小到小于10纳米(nm)节点时，保持迁移率的改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。

3、然而，缩小多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻工艺的约束已变得是压倒性的。特别地，在半导体堆叠体中图案化的部件的最小尺寸(临界尺寸)与这些部件之间的间隔之间可能存在折衷。

技术实现思路

技术特征：

1.一种集成电路结构，包括：

2.根据权利要求1所述的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。

3.根据权利要求1或2所述的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。

4.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立的外延源极或漏极结构。

5.根据权利要求1或2所述的集成电路结构，其中，所述第一纳米线垂直布置结构在第一子鳍状物上方，并且所述第二纳米线垂直布置结构在第二子鳍状物上方。

6.一种集成电路结构，包括：

7.根据权利要求6所述的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。

8.根据权利要求6或7所述的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。

9.根据权利要求6或7所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立的外延源极或漏极结构。

10.根据权利要求6或7所述的集成电路结构，其中，所述第一鳍状物在第一子鳍状物上方，并且所述第二鳍状物在第二子鳍状物上方。

11.一种计算设备，包括：

12.根据权利要求11所述的计算设备，还包括：

13.根据权利要求11或12所述的计算设备，还包括：

14.根据权利要求11或12所述的计算设备，还包括：

15.根据权利要求11或12所述的计算设备，其中，所述部件是封装的集成电路管芯。

16.一种计算设备，包括：

17.根据权利要求16所述的计算设备，还包括：

18.根据权利要求16或17所述的计算设备，还包括：

19.根据权利要求16或17所述的计算设备，还包括：

20.根据权利要求16或17所述的计算设备，其中，所述部件是封装的集成电路管芯。

技术总结
描述了具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构。例如，集成电路结构包括第一纳米线垂直布置结构和第二纳米线垂直布置结构。栅极堆叠体在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方。第一外延源极或漏极结构在第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构在第二纳米线垂直布置结构的端部处。居间电介质结构在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。居间电介质结构具有在第一纳米线垂直布置结构和第二纳米线垂直布置结构的顶表面上方的顶表面。居间电介质结构在居间电介质结构的顶表面处的宽度小于在居间电介质结构的顶表面下方的宽度。

技术研发人员：G·布歇,A·C-H·魏,A·S·默西,A·纳瓦比-设拉子,M·哈桑
受保护的技术使用者：英特尔公司
技术研发日：
技术公布日：2024/2/21