集成电路布局和半导体晶粒的制作方法

本发明涉及半导体，尤其涉及一种集成电路布局和半导体晶粒。

背景技术：

1、在具有静电放电(electro-static discharge，esd)钳位装置(clamp device)的传统集成电路布局中，esd钳位装置和输入/输出(input/output，i/o)装置用作单个库(single bank)并放置在同一排(行)中。然而，这种设计是不灵活的并且对于不同设计的电路可能不是最佳的。

技术实现思路

1、有鉴于此，本发明提供一种集成电路布局和半导体晶粒，以解决上述问题。

2、根据本发明的第一方面，公开一种集成电路布局，包括：

3、第一库，包括多个输入/输出(i/o)电路和至少一个第一静电放电(esd)钳位装置；以及

4、第二库，包括至少一个第二esd钳位装置，其中该至少一个第二esd钳位装置与该至少一个第一esd钳位装置类型不同。

5、根据本发明的第二方面，公开一种半导体晶粒，该半导体晶粒包括如上任一一项所述的集成电路布局。

6、本发明的集成电路布局由于包括：第一库，包括多个输入/输出(i/o)电路和至少一个第一静电放电(esd)钳位装置；以及第二库，包括至少一个第二esd钳位装置，其中该至少一个第二esd钳位装置与该至少一个第一esd钳位装置类型不同。本发明将不同类型的esd钳位装置设置在不同的库中，以提供更加多样的集成电路布局的设计布局、设计的灵活性和设计弹性。

技术特征：

1.一种集成电路布局，其特征在于，包括：

2.如权利要求1所述的集成电路布局，其特征在于，该第一库布置位于该集成电路布局的第一行中，该第一库布置位于该集成电路布局的第二行中。

3.如权利要求2所述的集成电路布局，其特征在于，该至少一个第一esd钳位装置以核心装置实现，该至少一个第二esd钳位装置以i/o装置实现。

4.如权利要求2所述的集成电路布局，其特征在于，还包括：

5.如权利要求4所述的集成电路布局，其特征在于，该集成电路布局的该第三行与该第二行相邻，并在且该集成电路布局的该第一行与该第二行之间具有一行包括非i/o装置或非esd钳位单元。

6.如权利要求2所述的集成电路布局，其特征在于，该第二库包含该至少一个第二esd钳位装置与至少一个第三esd钳位装置，该至少一个第三esd钳位装置与该至少一个第二esd钳位装置的类型不同。

7.如权利要求6所述的集成电路布局，其特征在于，该至少一个第esd钳位装置由属于第一电源域的第一电源电压供电，该至少一个第二esd钳位装置由属于第二电源域的第二电源电压供电，以及该至少一个第三esd钳位装置由属于第三电源域的第三电源电压供电。

8.如权利要求6所述的集成电路布局，其特征在于，该集成电路布局的该第一行和该第二行之间具有一行包括非i/o装置或非esd钳位单元。

9.如权利要求1所述的集成电路布局，其特征在于，该第二库包括至少一个第二esd钳位装置和至少一个第三esd钳位装置，该至少一个第一esd钳位装置是以一个或多个第一i/o装置实现，该至少一个第二esd钳位装置以一个或多个第二i/o装置实现，该至少一个第三esd钳位装置以一个或多个核心装置实现。

10.如权利要求9所述的集成电路布局，其特征在于，该第一库包含该多个i/o电路以及多个第一esd钳位装置，并且每个i/o焊垫的左侧和右侧直接连接至该多个第一esd钳位装置。

11.如权利要求9所述的集成电路布局，其特征在于，该第二i/o装置和该第一i/o装置来自不同的i/o库。

12.如权利要求1所述的集成电路布局，其特征在于，该至少一个第一esd钳位装置以第一i/o装置实现，该至少一个第二esd钳位装置以核心装置实现。

13.如权利要求12所述的集成电路布局，其特征在于，该第二i/o装置和该第一i/o装置来自不同的i/o库。

14.如权利要求12所述的集成电路布局，其特征在于，该第一库与该第二库之间具有一行非i/o装置或非esd钳位单元。

15.一种半导体晶粒，其特征在于，该半导体晶粒包括如权利要求1-14任一一项所述的集成电路布局。

技术总结
本发明公开一种集成电路布局，包括：第一库，包括多个输入/输出(I/O)电路和至少一个第一静电放电(ESD)钳位装置；以及第二库，包括至少一个第二ESD钳位装置，其中该至少一个第二ESD钳位装置与该至少一个第一ESD钳位装置类型不同。本发明将不同类型的ESD钳位装置设置在不同的库中，以提供更加多样的集成电路布局的设计布局、设计的灵活性和设计弹性。

技术研发人员：徐薪承,许剑铭,陈瑞明
受保护的技术使用者：联发科技股份有限公司
技术研发日：
技术公布日：2024/1/15