沟槽的填充方法与流程

本申请涉及半导体集成电路制造，具体涉及一种沟槽的填充方法。

背景技术：

1、在半导体集成电路制造业中，外延(epitaxy，epi)工艺因其质量好，掺杂浓度易控制，已得到越来越广泛的应用。对于一些特殊的工序，通常使用选择性外延(selectiveepitaxy growth，seg)工艺进行外延层填充。在高深宽比(高度和深度的比值大于4)的沟槽(trench)和孔洞(hole)外延填充工艺中，极易产生缺陷问题，例如，空洞缺陷(void)、位错缺陷(dislocate)等。

2、以互补金属氧化物半导体图像传感器(complementary metal oxidesemiconductor contact image sensor，cis)器件为例，为了在小尺寸的像素上提高感光度，可通过先形成深层的光电二极管(photo diode，pd)后，再形成表面的器件结构，可避开离子注入和光刻的工艺极限，从而纵向拓展pd的空间，以避开光阻深宽比的限制。在形成深层的pd结构时，需要先刻蚀形成高深宽比的沟槽，再对沟槽进行外延层填充，由于需要填充的沟槽中具有柱形结构，外延生长的方向较复杂，且沟槽本身具有高深宽比的特性，通过常规的外延填充方式容易产生各种缺陷，从而降低了器件的可靠性和良率。

技术实现思路

1、本申请提供了一种沟槽的填充方法，可以解决相关技术中提供的高深宽比沟槽的填充容易产生缺陷的问题，该方法包括：

2、在第一外延层上形成硬掩模层，所述第一外延层形成于硅衬底上；

3、在所述硬掩模层中形成第一沟槽，所述第一沟槽底部的第一外延层暴露；

4、进行刻蚀，刻蚀至所述第一沟槽下方第一外延层中的预定深度，在所述第一外延层中形成第二沟槽，所述第二沟槽的深度和宽度的比值大于4；

5、进行预处理以去除所述第二沟槽表面的杂质；

6、通过采用纯硅源的外延沉积工艺在所述第二沟槽表面形成硅晶种层，所述采用纯硅源的外延沉积工艺是指在沉积中不使用氯化氢的外延沉积工艺；

7、通过底压外延沉积工艺形成第二外延层，所述第二外延层填充所述第二沟槽；

8、去除所述第二沟槽外的硬掩模层和第二外延层。

9、在一些实施例中，所述纯硅源包括dcs。

10、在一些实施例中，在通过采用纯硅源的外延沉积工艺在所述第二沟槽表面形成硅晶种层的过程中，dcs的流量为210sccm至400sccm。

11、在一些实施例中，所述硅晶种层的厚度为50纳米至200纳米。

12、在一些实施例中，在通过底压外延沉积工艺形成第二外延层的过程中，通入的气体包括dcs和氯化氢。

13、在一些实施例中，在通过底压外延沉积工艺形成第二外延层的过程中，反应腔室的气压为11托至30托。

14、在一些实施例中，所述预处理包括氢气烘烤和/或氯化氢刻蚀。

15、本申请技术方案，至少包括如下优点：

16、通过在高深宽比的沟槽的外延填充过程中，先通过采用纯硅源的外延沉积工艺在沟槽表面形成硅晶种层，再通过底压外延沉积工艺形成第二外延层，降低了沟槽中填充的外延层产生缺陷的几率，在一定程度上提高了器件的可靠性和良率。

技术特征：

1.一种沟槽的填充方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，所述纯硅源包括dcs。

3.根据权利要求2所述的方法，其特征在于，在通过采用纯硅源的外延沉积工艺在所述第二沟槽表面形成硅晶种层的过程中，dcs的流量为210sccm至400sccm。

4.根据权利要求3所述的方法，其特征在于，所述硅晶种层的厚度为50纳米至200纳米。

5.根据权利要求4所述的方法，其特征在于，在通过底压外延沉积工艺形成第二外延层的过程中，通入的气体包括dcs和氯化氢。

6.根据权利要求5所述的方法，其特征在于，在通过底压外延沉积工艺形成第二外延层的过程中，反应腔室的气压为11托至30托。

7.根据权利要求1至6任一所述的方法，其特征在于，所述预处理包括氢气烘烤和/或氯化氢刻蚀。

技术总结
本申请公开了一种沟槽的填充方法，包括：在第一外延层上形成硬掩模层，第一外延层形成于硅衬底上；在硬掩模层中形成第一沟槽，第一沟槽底部的第一外延层暴露；进行刻蚀，刻蚀至第一沟槽下方第一外延层中的预定深度，在第一外延层中形成第二沟槽，第二沟槽的深度和宽度的比值大于4；进行预处理以去除第二沟槽表面的杂质；通过采用纯硅源的外延沉积工艺在第二沟槽表面形成硅晶种层；通过底压外延沉积工艺形成第二外延层，第二外延层填充所述第二沟槽；去除第二沟槽外的硬掩模层和第二外延层。本申请先通过采用纯硅源的外延沉积工艺在沟槽表面形成硅晶种层，再通过底压外延沉积工艺形成第二外延层，降低了沟槽中填充的外延层产生缺陷的几率。

技术研发人员：李睿,曹志伟,张召
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：
技术公布日：2024/1/14